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一、选择题
1. 假定下列字符码中有奇偶校验位，但没有数据错误，采用偶校校
验的字符码是______。
A 11001011 B 11010110 C 11000001 D 11001001 2. 8位定点字长的字，采用2的补码表示时，一个字所能表示的整
3.4.5.6.7.8.9..
数范围是______。
A .–128 ~ +127 B. –127 ~ +127 C. –129 ~ +128 D.-128 ~ +128 下面浮点运算器的描述中正确的句子是：______。
a) 浮点运算器可用阶码部件和尾数部件实现 b) 阶码部件可实现加、减、乘、除四种运算 c) 阶码部件只进行阶码相加、相减和比较操作 d) 尾数部件只进行乘法和减法运算
某计算机字长16位，它的存贮容量是64KB，若按字编址，那
么它的寻址范围是______
A. 64K B. 32K C. 64KB D. 32 KB 双端口存储器在______情况下会发生读/写冲突。
a) 左端口与右端口的地址码不同 b) 左端口与右端口的地址码相同 c) 左端口与右端口的数据码不同 d) 左端口与右端口的数据码相同
寄存器间接寻址方式中，操作数处在______。
A. 通用寄存器 B. 主存单元 C. 程序计数器 D. 堆栈 微程序控制器中，机器指令与微指令的关系是______。
a) 每一条机器指令由一条微指令来执行
b) 每一条机器指令由一段微指令编写的微程序来解释执行 c) 每一条机器指令组成的程序可由一条微指令来执行 d) 一条微指令由若干条机器指令组 按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是
______。
a) 全串行运算的乘法器 b) 全并行运算的乘法器 c) 串—并行运算的乘法器 d) 并—串型运算的乘法器 由于CPU内部的操作速度较快，而CPU访问一次主存所花的时
间较长，因此机器周期通常用______来规定。 a) 主存中读取一个指令字的最短时间 b) 主存中读取一个数据字的最长时间 c) 主存中写入一个数据字的平均时间
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二、填空题
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d) 主存中读取一个数据字的平均时间
10. 程序控制类指令的功能是______。
A 进行算术运算和逻辑运算
B 进行主存与CPU之间的数据传送
C 进行CPU和I / O设备之间的数据传送 D 改变程序执行顺序
11. 从器件角度看，计算机经历了四代变化。但从系统结构看，至今
绝大多数计算机仍属于______型计算机。
A.并行 B.冯.诺依曼 C.智能 D.实时处理 12. 关运算器的描述，______是正确的。
A.只做加法 B.只做算术运算 C.既做算术运算又做逻辑运算 D.只做逻辑运算 13. 下列数中最小的数是______。
A.（100101）2 B.（50）8 C.（100010）BCD D.（625）16 14. 4．______表示法主要用于表示浮点数中的阶码。
A.原码 B.补码 C.反码 D.移码 15. 长32位，其中1位符号位，31位表示尾数。若用定点小数表示，
则最大正小数为______。
A +（1 – 2-32） B +（1 – 2-31） C 2-32 D 2-31 16. 储器是计算机系统中的记忆设备，它主要用来______。
A.存放数据 B.存放程序 C.存放微程序 D.存放数据和程序
17. 以下四种类型指令中，执行时间最长的是______。
A.RR型指令 B.RS型指令 C.SS型指令 D.程序控制指令 18. 单地址指令为了完成两个数的算术运算，除地址指明的一个操作
数外，另一个操作数常采用______寻址方式。 A.堆栈 B.立即 C.隐含 D.间接
19. 某计算机字长32位，其存储容量为4MB，若按半字编址，它的
寻址范围是______。
A 4MB B 2MB C 2M D 1M 20. 贮器和CPU之间增加cache的目的是______。
A 解决CPU和主存之间的速度匹配问题 B 扩大主存贮器容量
C 扩大CPU中通用寄存器的数量
D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量
1. (26)10?(63)16?(135)8的值用十进制表示为A______。 2. Cache是一种A______存储器，是为了解决CPU和B______之间
C______上不匹配而采用的一项重要硬件技术。
3. 选择型DMA控制器在物理上可以连接A______个设备，在逻辑上
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只允许连接B______个设备，适合连接C______设备。 4. 指令格式是指指令用A______表示的结构形式，通常由B______
字段和C______字段组成。
5. DMA和CPU分时使用内存的三种方式是：A______，B______，
C______。
6. 若浮点数格式中介码的基数已定，尾数用规格化表示，浮点数的
表示范围取决于A______的位数，精度取决于B______的位数。 7. 指令格式中，操作码字段表征指令的A______，地址码字段指示
B______。
8. 模4交叉存储器是一种A______存储器，它有B______个存储模
块，每个模块有它自己的地址存储器，和C______寄存器。 9. 按IEEE754标准，一个浮点数由______，阶码E ，尾数m 三部
分组成。其中阶码E的值等于指数的______加上一个固定______。 10. 储器的技术指标有______， ______， ______，和存储器带宽。 11. 指令操作码字段表征指令的______，而地址码字段指示______。 12. 一个定点数由______和______两部分组成。根据小数点位置不同，定点数有______和纯整数之分。 13. 对存储器的要求是______， ______，______。为了解决这三方
面的矛盾计算机采用多级存储体系结构。 14. 当今的CPU 芯片除了包括定点运算器和控制器外，还包括
______， ______运算器和______管理等部件。
15. RISC指令系统的最大特点是： ______； ______; ______种类
少。只有取数/存数指令访问存储器。
三、计算题
1．已知X= -0.1010, Y= +0.1111, 用补码并行乘法或布斯算法求[X*Y]补的积，并求出X*Y的积的真值。（提示：要求先写出X、Y的补码形式，然后进行补码并行乘法或布斯算法的计算）
2．①已知四位信息码为1110，设计可纠一位错的海明码。 ②在传送此海明校验码的过程中，接收方收到数据后，进行检查结果S3 S2 S1=101，说明什么问题？如何处理？
3. 设有两个浮点数 N1 = 2j1 × S1 , N2 = 2j2 × S2 ,其中阶码2位，阶符1位，尾数四位，数符一位。
设 ：j1 = (-10 )2 ,S1 = ( +0.1001)2 j2 = (+10 )2 ,S2 = ( +0.1011)2
求：N1 ×N2 ，写出运算步骤及结果，积的尾数占4位，要规格化结果，用原
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码阵列乘法器求尾数之积。
4.已知 x = - 0.01111 ，y = +0.11001，求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？
5.已知 x = - 0.01111 ，y = +0.11001，求 [ x ]补 ，[ -x ]补 ，[ y ]补 ，[ -y ]补 ，x + y = ？ ，x – y = ？
四、简答题
1、简述一下中断响应的条件。
2、某指令系统指令长度固定长度12位，操作码部分长4位。试提出一种分配 方案，使指令系统有12条二地址指令，45条单地址指令和200条零地址指令。
3. 计算机中的存储系统通常采用高速缓存（Cache），其中Cache和主存之间的映射关系有哪三种？这三种映射中哪种映射实现所需要硬件电路最少？它的缺 点是什么？
4.某指令系统指令长度固定长度12位，操作码部分长4位。有人提出一种分配 方案，使指令系统有12条二地址指令，56条单地址指令和200条零地址指令。此方案能否成功？如果成功写出各种指令的操作码范围，如果不成功说明原 因。
五、综合题
1、指令格式如下所示，OP为操作码字段，试分析指令格式特点。
31 26 22 18 17 16 15 0 OP 源寄存器 变址寄存器 偏移量
2、某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）16 。假设SRAM芯片有CS和WE控制端，CPU地址总线A15——A0 ，数据总线为D15——D0 ，控制信号为R / W（读 / 写），MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的）。要求：
（1）满足已知条件的存储器，画出地址译码方案。 （2）画出ROM与RAM同CPU连接图。
3、某计算机的数据通路如图2所示，其中M—主存， MBR—主存数据寄存器， MAR—主存地址寄存器， R0-R3—通用寄存器， IR—指令寄存器， PC—程序计数器（具有自增能力）， C、D--暂存器， ALU—算术逻辑单元（此处做加法器看待）， 移位器—左移、右移、直通传送。所有双向箭头表示信息可以双向传送。
请按数据通路图画出“ADD（R1），（R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器R1中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加1）。
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