A.DS: BX B.SS:SP C.CS:PC D.CS:IP [解] D
31.8086/8088CPU中，时钟周期、指令周期和总线周期按费时长短的排列是（ ） A.时钟周期>指令周期>总线周期 B.时钟周期>总线周期>指令周期 C.指令周期>总线周期>时钟周期 D.总线周期>指令周期>时钟周期 [解] C
32.8086/8088CPU的地址有效发生在总线周期的（ ）时刻。 A.T1 B.T2 C.T3 D.T4 [解] D
33.8086/8088CPU的读数据操作发生在总线周期的（ ）时刻。 A.T1 B.T2 C.T2，T3 D.T3,T4 [解] D
34.8086/8088CPU的写数据操作发生在总线周期的（ ）时刻。 A.T1 B.T2 C.T2, T3 D.T2, T3, T4 [解] D
35.当控制线READY=0时，应在（ ）插入等待周期T w。
A.T1和T2间 B.T2和T3间 C.T3和T4间 D.任何时候 [解] C
36.下列说法中属于最小工作模式特点的是（ ）。
A.CPU提供全部的控制信号 B.由编程进行模式设定 C.需要8286收发器 D.需要总线控制器8288 [解] A
37.下列说法中属于最大工作模式特点的是（ ）。
A.CPU提供全部的控制信号 B.由编程进行模式设定 C.需要8286收发器 D.需要总线控制器8288 [解] D
38.8086CPU的控制线BHE非=0,地址线A0=0时，将实现（ ）。
A.传送地址为偶地址的8位内存数据 B.传送地址为偶地址的16位内存数据 C.传送地址为奇地址的8位内存数据 D.传送地址为奇地址的16位内存数据 [解] B
39.8086CPU的控制线BHE非=0，地址线A0=1，将实现（ ）。
A.传送地址为偶地址的8位内存数据 B.传送地址为偶地址的16位内存数据 C.传送地址为奇地址的8位内存数据 D.传送地址为奇地址的16位内存数据 [解] C
41.8086/8088CPU数据总线和部分地址总线采用分时复用技术，系统中可通过基本逻辑单元（ ），获得稳定的地址信息。
A.译码器 B.触发器 C.锁存器 D.三态门 [解] C
42.8088CPU构成的系统中，需要（ ）片8286数据总线收发器。 A.1 B.2 C.8 D.16 [解] A
43.8086CPU构成的系统中，需要（ ）片8286数据总线收发器。 A.1 B.2 C.8 D.16 [解] B
44.8086/8088CPU中，控制线RD非和WR非得作用是（ ）。 A.CPU控制数据传输的方向 B.CPU实现存储器存取操作控制
C.CPU实现读或写操作时控制线 D.CPU实现读地址/数据线分离控制
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[解] C
45.8086/8088CPU中，控制线DT/R非得作用是( )。 A.数据传输方向的控制 B.存储器存取操作控制 C.数据传输有效控制 D.地址/数据线分离控制 [解] A
46.8086/8088CPU中，控制线ALE的作用是（ ）。 A.CPU发出的数据传输方向控制信号 B.CPU发出的数据传输有效控制信号 C.CPU发出的存储器存取操作控制信号 D.CPU发出的地址有效信号 [解] D
47.8086/8088CPU中，控制线DEN非得作用是（ ）。 A.CPU发出的数据传输方向控制信号 B.CPU发出的数据传输有效控制信号 C.CPU发出的存储器存取操作控制信号 D.CPU发出的地址有效信号 [解] B
48.8086/8088CPU中，可屏蔽中断请求的控制线是（ ）. A.NMI B.HOLD C.INTR D.INTA非 [解] C
49.8086/8088CPU中，可品比中断响应的控制线是 （ ）。 A.NMI B.HOLD C.INTR D.INTA非 [解] D
50.8086/8088CPU中，非屏蔽中断请求的控制线是（ ）。 A.NMI B.HOLD C.INTR D.INTA非 [解] A
51.8086/8088CPU中，与DMA操作有关的控制线是 （ ）。 A.NMI B.HOLD C.INTR D.INTA非 [解] B
52.当8086/8088CPU为最小工作方式时，恐怖感知线MN/MX非应接（ ）。 A.低电平 B.高电平 C.下降沿脉冲 D.上升沿脉冲 [解] B
53.若8086/8088CPU访问I/O端口时，控制线M/IO非应输出（ ）。 A.低电平 B.高电平 C.下降沿脉冲 D.上升沿脉冲 [解] A
54.8086CPU可访问（ ）个字节I/O端口。 A.1K B.32K C.64K D.1M [解] C
55.8086CPU可访问（ ）个字节I/O端口。 A.1K B.32K C.64K D.1M [解] B
56.当8086/8088CPU从存储器单元读数据时，有（ ）。 A.RD非=0，WR非=0 B.RD非=0,WR非=1 C.RD非=1，WR非=0 D.RD非=1,WR非=1 [解] B
57.当8086/8088CPU向I/O端口输出数据时，有 ( )。 A.RD非=0，WR非=0 B.RD非=0,WR非=1
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C.RD非=1，WR非=0 D.RD非=1,WR非=1 [解] C
58.对堆栈进行数据存取的原则是（ ）。
A.先进先出 B.后进先出 C.随机存取 D.都可以 [解] B
59.8086/8088CPU将数据压入堆栈时，栈区指针的变化为（ ）。 A.SS内容改变、SP内容不变 B.SS内容不变、SP内容加2 C.SS内容不变、SP内容减2 D.SS和SP内容都改变 [解] C
60.8086/8088CPU将数据从堆栈中弹出时，栈区指针的变化为（ ）。 A.SS内容改变、SP内容不变 B.SS内容不变、SP内容减2 C.SS内容不变、SP内容加2 D.SS和SP内容都改变 [解] C
2.3判断题
1. 2. 3. 4. 5. 6. 7. 8. 9. 10. 11. 12. 13. 14. 15. 16. 17. 18. 19. 20. 21. 22. 23. 24. 25. 26. 27. 28. 29. 30. 31.
8086CPU中包含了寄存器和存储器。（ ） 寄存器寻址比存储器寻址的运算速度快。（ ） 存储器是计算机系统中不可缺少的部分。( )
8086/8088CPU的片内数据线和片外数据线宽度均为16位。（ ）
8086/8088CPU为16位处理器，一次可并行传送8位或16位二进制信息。（ ） 8086CPU的数据总线和地址总线都是20位。（ ） 8086CPU的数据总线和地址总线都市32位。（ ）
8086/8088CPU对外部存储器和I/O端口的寻址范围为1MB。（ ）
8086/8088CPU内部分为2个功能模块：执行单元EU和总线接口单元BIU。（ ） 8086/8088CPU的EU直接通过外部总线读取指令后执行。( ) 8086CPU的BIU直接经外部总线读取数据。（ ）
8086/8088CPU的BIU中包含有一个6字节指令队列。（ ） 8086/8088CPU在执行转移指令时，指令队列中的原内容不变。（ ） 8086/8088CPU指令队列满足先进后出的原则。（ ） 8086/8088CPU的BIU中包含有一个16位的地址加法器。（ ）
因为8086存储单元的段基值和偏移地址均为16位，则8086存储单元的地址线为32位。（ ） 8086/8088CPU中为用户提供了14个十六位的可对俄的寄存器。（ ） 8086/8088CPU可以通过改变指令指针IP的内容来改变指令执行顺序。（ ） 8086/8088系统中，用户可以通过指令改变指令指针IP的内容。（ ） 8086/8088CPU的16位标志寄存器FR中每位均有确定含义。（ ） 在8086/8088CPU中，当两数的运算结果为零时，状态标志位ZF=0。（ ）
在8086/8088CPU中，当两个数做加减运算，结果有进位时，状态标志位CF=1。（ ） 在8086/8088CPU中，当两个符号数的运算结果产生溢出时，状态标志位OF=1。（ ） 在8086/8088CPU中，当两个数做加减运算后，结果最高位为1时，状态标志位SF=1。（ ） 8086/8088CPU的基本读/写总线周期由4个时钟周期组成。（ ）
8086/8088CPU在总线周期的T1时刻，从地址/数据提供数据信息。( ) 在总线周期中，等待状态周期Tw仅能出现在T3状态和T4状态之间。( ) 在总线周期中，空闲状态周期Tt仅能出现在T3状态之后。( ) d当控制线READY输出低电平时，等待状态周期Tw才会出现。（ ） 8086/8088CPU在一个存储单元中，可存入8位数据或者16位数据。（ ） 8086/8088系统中，每个存储单元均具有惟一的物理地址和逻辑地址。（ ）
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32. 8086/8088CPU允许多个逻辑段重叠或交叉。（ ）
33. 8088CPU将1MB的存储空间分为奇地址存储体和偶地址存储体。（ ） 34. 8086CPU将1MB的存储空间分为两个512KB的存储体。 ( )
35. 在8086系统中，若地址线A0=0，则512KB的偶存储体操作有效。（ ） 36. 在8086系统中，字数据的低8位存放在偶存储体，高8位存放在奇存储体。（ ） 37. 8086/8088系统中，存储器奇地址存储体的片选有效控制信号由控制线BHE非提供。（ ） 38. 在8086系统中，若BHE非=0、A0=0，则一个总线吧周期可完成16位数据的操作。（ ） 39. 8086/8088系统的字存储中，低地址存字的高8位，高地址存字的低8位。（ ） 40. 8086/8088CPU有16根地址/数据分时复用引脚。（ ）
41. 8086/8088CPU的地址/数据复用线，可通过缓冲器分离出地址信息。（ ）
42. 8086/8088CPU的中可利用地址有效控制线ALE，对地址/数据复用线进行锁存，获取地址信息。( ) 43. 8086/8088CPU的控制线DEN非提供数据传输有效信号。（ ）
44. 8086/8088CPU的控制线RD非和WR非提供对芯片外部实现读和写操作信号。（ ） 45. 8086/8088CPU响应可屏蔽中断INTR的条件是标志位IF置1。（ ） 46. 8086/8088CPU响应不可屏蔽中断INTR的条件是标志位IF置0。（ ） 47. 8086/8088CPU可屏蔽中断INTR的中断请求信号为高电平有效。（ ） 48. 8086/8088CPU在上电或RESET有效时，所有寄存器为0000H.( ) 49. 堆栈操作的原则是后进先出。（ ） 50. 堆栈指针SP总是指向堆栈的栈顶.( )
51. 8086/8088系统中的进栈操作时栈指针SP加2，出栈操作时栈指针SP减2。（ ） 52. 8086/8088系统中，在执行调用指令或中断响应时，断点会自动进栈加以保护。（ ） 53. 存储器和I/O同一编制时补需要单独的I/O操作指令。（ ） [答案]
1.错 2.对 3.对 4.错 5.错 6.错 7.对 8.错 9.对 10.错 11.对 12.错 13.错 14.错 15.错 16.错 17.错 18.对 19.错 20.错 21.错 22.对 23.对 24.对 25.对 26.错 27.对 28.错 29.对 30.错 31.错 32.对 33.错 34.对 35.对 36.错 37.错 38.对 39.错 40.错 41.错 42.对 43.对 44.对 45.对 46.错 47.对 48.错 49.对 50.对 51.错 52.对 53.对
2.4填空题
1.8086/8088CPU的内部由两个功能单元组成即 (1) 和（2）。 [解] （1）执行单元EU （2）总线接口单元BIU
2.8086CPU的指令队列由（1）移位寄存器组成，8088CPU的指令队列由（2）移位寄存器组成。指令队列的作用是（3）。
[解] （1）6字节 （2）4字节 (3)存放预取的指令
3.8086CPU的内部数据总线宽度为（1）位，外部数据总线宽度为（2）位。8088CPU的内部数据总线宽度为（3）位，外部数据总线宽度为（4）位。
[解] （1）16 （2）16 （3）16 （4）8
4.8086/8088CPU中，执行单元EU中的运算单元ALU完成的工作是（1）运算、（2）运算和（3）运算。 [解] （1）运算 （2）逻辑 （3）16位段内偏移地址
5.8086/8088CPU中有（1）个（2）位的寄存器，其中称AX、BX、CX和DX为（3）寄存器，称SP、BP、SI和DI为（4）寄存器，称CS、DS、SS和ES为（5）寄存器，称IP为（6）寄存器，称FR为（7）寄存器。 [解] （1）14 （2）16 （3）通用数据 （4）通用地址 （5）段 (6)指令指针 （7）标志
6.8086/8088CPU中有8个用于8位运算的通用寄存器，它们是（1）,(2),(3),(4),(5),(6)，（7），（8）。 [解] （1）AH (2)AL (3)BH (4)BL (5)CH (6)CL (7)DH (8)DL
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