设计一个六进制的计数器，需要( )个状态变量。
<答案>4
填空题 0.5 2 1
在同步时序电路中，如果状态A和状态B等效，状态A和状态C也等效，则状态B和状态C( )
<答案>等效
填空题 0.3 1 1
Mealy型同步时序电路的输出是( ) 和( ) 的函数 <答案>输入
现态
填空题 0.4 1 2
时序逻辑电路的特点是( )
<答案>具有记忆功能 填空题 0.4 2 1
时序逻辑电路由( ) 和( )组成 <答案>组合电路
存储(记忆)部件 填空题 0.4 2 2
在同一时刻,一个触发器只有两个状态 （ ） <答案>F
判断题 0.2 1 0
请举例说明“多数表决电路”为什么是一个组合逻辑电路？ <答案>以3变量输入电路为例
输入 ABC 000 001 010 011 100 101 输出 F 0 0 0 1 0 1 110 111 F（A，B，C）= ∑m(3,5,6,7)
=AB+AC+BC =AB + AC + BC
1 1 该电路用4个与非门即可完成，无反馈回路。由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题 0.4 8 0
“计数器”是组合逻辑电路还是时序逻辑电路，举例说明为什么？
<答案>A
填空题 0.4 2 1
在时钟控制触发器中，置位、复位信号、时钟脉冲信号和激励信号各有何作用？ <答案>A
填空题 0.4 2 1
电路的“空翻”是由于触发器所能表示的状态数（ ）电路所需 状态数。 <答案>A
填空题 0.4 2 1
设计一个六进制同步计数器，至少需要 个状态变量。 <答案>A
填空题 0.4 2 1
一个四选一数据选择器一共有四个输入端和一个输出端。????（ ） <答案>A
判断题 0.2 1 0
JK触发器在CP脉冲作用下，欲使Q
（n+1）
n
=Q，则输入信号应为（ ）。
①J=K=1 ②J=Q，K=Q ③J=Q，K=Q ④J=Q，K=1 <答案>A
选择题 0.4 2 4
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。 <答案>A
填空题 0.4 2 1
同步时序逻辑电路状态的改变是由( )引起 <答案>A
填空题 0.4 2 1
（n+1）n
JK触发器在CP脉冲作用下，欲使Q=Q，则输入信号应为J=K=0 <答案>A
填空题 0.4 2 1
JK触发器在CP脉冲作用下，欲使Q<答案>A
判断题 0.2 1 0
一位8421 BCD码计数器至少需要（ ）个触发器。<答案>A 填空题 0.4 2 1
n+1
n
= Q，则输入信号J,K应为 ( )
若将D触发器的D端连在Q端上，经101个脉冲作用后，它的次态Q(t+100)=0，则Q(t)=1 （ ） <答案>A
判断题 0.2 1 0
有的工作既可以用组合电路来实现，也可以用时序电路实现。（ ） <答案>A
判断题 0.2 1 0
一位8421BCD码计数器至少需要（ ）个触发器 <答案>A
填空题 0.4 2 1
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义：使触发器状态发生翻转的CP的有效跳变沿 （ ） <答案>A
判断题 0.2 1 0
在同步时序逻辑电路中，状态等效不具有传递性 （ ） <答案>A
判断题 0.2 1 0
基本R-S触发器属于组合逻辑电路 （ ） <答案>A
判断题 0.2 1 0
在任一时刻，触发器能处于“0”和“1”两种稳定状态 （ ） <答案>A
判断题 0.2 1 0
J-K触发器在CP脉冲作用下，欲使Q
（n+1）
=Qn
，则输入信号应为（ ）。
①J=Q K=Q ②J=Q，K=Q ③J=Q，K=1 ④J=K=1 <答案>A
选择题 0.4 2 4
Mealy型同步时序电路的输出是（ ） 的函数
①输入和状态 ②激励与状态 ③输入与激励 ④状态 <答案>A
选择题 0.4 2 4
D触发器的次态方程为（ ） <答案>A
填空题 0.4 2 1
基本R-S触发器属于电平异步时序逻辑电路 （ ） <答案>A
判断题 0.2 1 0
一位8421BCD码计数器至少需要（ ）个触发器。
<答案>A
填空题 0.4 2 1
同步时序逻辑电路状态的改变是由( )引起 <答案>A
填空题 0.4 2 1
化简状态表时，所选相容类必须覆盖它的（ ） <答案>A
填空题 0.4 2 1
一个8421BCD码减法计数器的起始值为0101，经过23个时钟脉冲作用之后的值为（ ）