实验思考与总结
Verilog是硬件描述语言的一种，用于数字电子系统设计，它允许我们进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合，是目前应用最广泛的一种硬件描述语言。Verilog有许多优点，首先，由于verilog的标准化，可以很容易的把完成的设计移植到不同厂家的不同芯片上去，并在不同规模的应用时可以比较容易的做修改。这不仅是因为用verilog所完成的设计，
其信号位数是很容易改变的，可以很容易的对它进行修改，来适应不同规模的应用;在仿真验证时，仿真测试矢量还可以用同一种描述语言来完成，而且还因为采用Verilog HDL综合器生成的数字逻辑是一种标准的电子设计互换格式文件，独立于所采用的实现工艺。有关工艺参数的描述可以通过Verilog HDL提供的属性包括进去，然后利用不同厂家的布局布线工艺，在不同工艺的芯片上实现。采用Verilog输入法最大的优点是其与工艺无关性。这使得我们在功能设计、逻辑验证阶段，可以不必过多考虑门级及工艺实现的具体细节，只需要利用系统设计时对芯片的要求，施加不同的约束条件，即可设计出实际电路。实际上这是利用了计算机的巨大能力在EDA工具的帮助下，把逻辑验证与具体工艺库匹配、布线及延时计算分成不同的阶段来实现，从而减轻了我们的繁琐劳动。
通过Verilog实验，可以让我们理解示范实验中的每一条语句，然后进行功能仿真可以加深我们对Verilog的理解，让我们对老师课堂上所讲的知识点有一个更加深入的了解，解决了很多我们在课堂学习中所不能解决的问题，比如阻塞赋值和非阻塞赋值的实验，就可以让我们更加清楚明白的了解阻塞赋值和非阻塞赋值的区别，避免了课堂讲解的难于理解，同时也加深了我们对这个知识点的记忆。通过做这些实验，可以让我们掌握基本组合逻辑电路的实现方法和生成方法，掌握测试模块的编写方法，掌握各种不同的语句在时序模块设计中的使用，了解Verilog语言中不同实现方法的区别，比如阻塞赋值和非阻塞赋值的区别，比如assign和always两种组合电路实现方法的区别，让我们可以学习测试模块的编写、综合和不同层次的仿真，可以通过综合和布局布线了解不同层次仿真的物理意义，让我们更加完整的了解Verilog,让我们更加深刻的了解我们所学到的知识，并学以所用，能够设计比较简单的程序以实现预期的功能。