2、修改Create Netlist中的参数
在Other栏中的Formatters中选择telesis.dll.将PCB Footprint中的{PCB Footprint}改为{value}。保存路径中的文件后缀名使用.txt,如下图所示
此主题相关图片如下：
◆按Device值建立网络表 1.编辑元件的封装形式
在Allegro元件库中Device Name形式为“! smd_cap_0603!”，在RCAD元件属性的Device项中并没有相应项。因此须新建该项。建立的过程可以使用下面的方法: 1)直接双击元件编辑元件的属性
此主题相关图片如下：
通过查找元件后编辑元件属性，这样可以将Device name相同或相近的元件，通过复制、粘贴的方法快速编辑。这种方法特别适合对电阻和电容进行编辑。 A、在此状态下,按Crtl+F键“查找”所要编辑的元件
此主题相关图片如下： 、编辑元件的Device name
此主题相关图片如下： 、编辑元件的Device name
此主题相关图片如下： 、修改Create Netlist中的参数
在Other栏中的Formatters中选择allegro.dll.将PCB Footprint中的{PCB Footprint}改为！{Device}。保存路径中的文件后缀名使用.net。
此主题相关图片如下： 、操作过程中应注意的问题
1）Allegro device library 中每一个元件都会有它自己的device Name。因此，两个元件尽管它们有相同的pin、package,它们在Allegro device library中还会有不同的名字。例如：封装为SOP14的74LS08和74LS00 它们的device name分别为“smd_7408_soic14”和 “smd_7400_soic14”。因此在选用元件时，要根据allegro device library中提供的device name与电路中的元件比较，如果没有对应的元件，请先告知Layout建库。
2）元件的device name中不要有空格，这样allegro认不出这样的元件，在导如Netlist时会报错。 3
2 C B 2)
三. 导入网表
Ⅰ. 网表转化
在调入前,应该将要增加的定位孔和定位光标以及安装孔加到网表中,定位孔用M*表示,定位光标用I*表示
Ⅱ . 进入Allegro,File/Import/Logic调入网表,若显示\errs,0 warnings\则表示没有错误,可以进行下一步,否则,应用File/Viewlog 查看原因,根据提示要求电路设计者修改原理图或自己在元器件库中加新器件.
四. 设置
Ⅰ设置绘图尺寸,画板框,标注尺寸,添加定位孔,给板框导角 1. 设置绘图尺寸:SetupàDrawing Size
2. 画板框:Class: BOARD GEOMETRY Subclass: OUTLINE AddàLine 用 \横坐标 纵坐标\的形式来定位画线 3.画Route Keepin:SetupàAreasàRoute Keepin 用 \横坐标 纵坐标\的形式来定位画线
4.导角: 导圆角 Edità Fillet 目前工艺要求是圆角 或在右上角空白部分点击鼠标右键à选D
esign Prepà选Draft Fillet小图标
导斜角EditàChamfer 或 在右上角空白部分惦记点击鼠标右键à选Design Prepà选Draft Fi
llet 小图标
最好在画板框时就将角倒好,用绝对坐标控制画板框,ROUTE KEEPIN,ANTIETCH,ANTIETCH可以只画一层,然后用EDIT/COPY,而后 EDIT/CHANGE编辑至所需层即可.
5. 标注尺寸: 在右上角空白部分惦记点击鼠标右键à选Drafting Class: BOARD GEOMETRY Subclass: Dimension
圆导角要标注导角半径.在右上角点击右键à选Drafting,会出现有关标注的各种小图标
ManufactureàDimension/DraftàParameters...à进入Dimension Text设置
在标注尺寸时,为了选取两个点,应该将Find中有关项关闭,否则测量的 会是选取的线
段
注:不能形成封闭尺寸标注
6.加光标定位孔:PlaceàBy SymbolàPackage,如果两面都有贴装器件,则应在正反两面都加光标定位孔,在在库中名字为ID-BOARD.如果是反面则要镜像. EditàMirror
定位光标中心距板边要大于 8mm.
7. 添加安装孔:PlaceàBy SymbolàPackage,工艺要求安装孔为3mm.在库中名字为HOLE125 8.设置安装孔属性:ToolsàPADSTACKàModify
若安装孔为椭圆形状,因为在印制板设计时只有焊盘可以设成椭圆,而钻孔只可能设成圆
形,需要另外加标注将其扩成椭圆,应在尺寸标注时标出其长与宽. 应设成外径和Drill同大,且Drill 不金属化
9. 固定安装孔:EditàPropertyà选择目标à选择属性FixedàApplyàOK Ⅱ 设置层数
SetupàCross-Section... Ⅲ 设置显示颜色
DisplayàColour/Visibility
可以把当前的显示存成文件:ViewàImage Save,以后可以通过ViewàImage Restore调入,生
成的文件以view为后缀,且此文件应该和PCB文件存在同一目录下。 Ⅳ 设置绘图参数
SetupàDrawing Options
Display中的Thermal Pads和Filled Pads and Cline Endcaps应该打开 Ⅴ 设置布线规则
SetupàConstraints... Set Standard Values...设置Line Width ,Default Via
Spacing Rules SetàSet Values...设置Pin to Pin ,Line to Pin,Line to Line等值
五. 调入元件
1 给元件赋属性:EditàPropertiesà进入Find设置àFind By Name选择Comp(or Pin)àMoreà选择
AllàApplyà选择Placement-tag自动放置属性àApplyàOK
2 画元件放置区:SetupàAreasàPackage Keepinà画一方框作为元件放入区à右键,DoneàPlaceàA
utoplaceàTop Gridsà50,OKà50,OKà点击所画方框 3 自动放置器件：PlaceàAutoplaceàDesign
4 移动元件的设置：在移动状态下，可以设置Options类中的Point Sym Origin,:以器件原点 Body Center:以器件中心 User Pick:以选取点
Sym Pin#:以元件某一管脚。
六. 元件布局
布局时,应根据原理图,将同一模块的器件放到一起,而后再根据连接长度最短的原则将同
一模块内的器件摆至最短且最美观为止.再根据鼠线和整块板子的信号流动方向进行布局.
在Allegro中布局之时，BGA须以25倍（针对Pin间距为50mil而言）的栅格布局。
注意: 1.BGA周围5mm内无其他器件 2.压接件周围5mm内无其他器件 3.有极性插装件X,Y方向尽量一致 4.板边5mm为禁布区
七. 电源地层分割
1.画ROUTE KEEPIN:
SetupàAreaàRoute Keepinà在右边Options下,设置成Route Keepin,Allà画框
应注意此步不能缺少,否则后面无法赋电源地网络. 2.画分割线
将同一层中要分割的不同网络用不同颜色高亮
Add àLineà在右边Options下,设置成Antietch,以及要分割的层à画线将不同网络分割开
3. 给电源地层的网络赋属性
例如:将VCC,VDD,GND分配到电源地层.
EditàPropertiesà从右侧Find中选Net,Moreà将VCC,VDD,GND选中à Applyà赋予No Rats,
Route to Shape属性à结束Edit Property编辑状态. 4. 将网络分配到相应区域:
EditàSplit PlaneàSet Parameter(一切都OK) EditàSplit PlaneàCreat
十. 打电源地
进入SPECCTRA
1.选择打电源地过孔类型,SelectàVias For RoutingàBy list...à选择所需类型,Apply 2.Autorouteà Setup... àSet Wire Grid...àX Grid和Y Grid 都设为0.1àApplyàOK
AutorouteàSetup... àSet Wire Grid...àX Grid和Y Grid 都设为0.1 3.AutorouteàPre Route...àFanout...à只选Power netsà插入àOK
十一. 走线
1. 改变当前缺省走线过孔,SetupàConstraintsàPhysical Rule SetàCurrent Via List中的排在第
一位的过孔类型就是当前缺省的过孔类型,将其删除,则原来排在第二未的过孔类型就变成了缺省.只需再加上删除的过孔类型,则其将排在最后.
2. 在Allegro中,RouteàConnect则会在右侧出现走线的各种条件设置,包括线宽和过孔 类型.在
最下面有两个选项,Snap to Connect Point,Replace Etch,前者一般不选,否则有可能走不出想要走出的形状,后者应该选中.
3. 有时走完线后发现报告冲突,说Line to SMD违反contraints,而此line 和SMD属于同一个