4. 说明存取周期和存取时间的区别。
解：存取周期和存取时间的主要区别是：存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即： 存取周期 = 存取时间 + 恢复时间
5. 什么是存储器的带宽？若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？ 解：存储器的带宽指单位时间内从存储器进出信息的最大数量。 存储器带宽 = 1/200ns ×32位 = 160M位/秒 = 20MB/S = 5M字/秒 注意字长（32位）不是16位。 （注：本题的兆单位来自时间=106）
6. 某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。
解：存储容量是64KB时，按字节编址的寻址范围就是64KB，则： 按字寻址范围 = 64K×8 / 32=16K字 按字节编址时的主存地址分配图如下： 讨论：
1、一个存储器不可能有两套地址，注意字长32位，不是16位 ，不能按2字节编址； 2、本题与IBM370、PDP-11机无关； 3、按字寻址时，地址仍为16位；
′ （ ：地址14位，单元16K个，按字编址4K空间。） 4、字寻址的单位为字，不是B。
5、按字编址的地址范围为0~16K-1，空间为16K字；按字节编址的地址范围为0~64K-1，空间为64KB。不能混淆；
6、画存储空间分配图时要画出上限。
7. 一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？
1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位 解：
地址线和数据线的总和 = 14 + 32 = 46根； 各需要的片数为：
1K×4：16K×32 / 1K×4 = 16×8 = 128片 2K×8：16K×32 / 2K×8 = 8×4 = 32片 4K×4：16K×32 / 4K×4 = 4×8 = 32片 16K×1：16K×32 / 16K×1 = 32片 4K×8：16K×32 / 4K×8 = 4×4 = 16片 8K×8：16K×32 / 8K×8 = 2×4 = 8片 讨论：
地址线根数与容量为2的幂的关系，在此为214，14根；
：32=25，5根）′数据线根数与字长位数相等，在此为32根。（不是2的幂的关系。 9. 什么叫刷新？为什么要刷新？说明刷新有几种方法。 解：刷新——对DRAM定期进行的全部重写过程；
刷新原因——因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；
常用的刷新方法有三种——集中式、分散式、异步式。
集中式：在最大刷新间隔时间内，集中安排一段时间进行刷新； 分散式：在每个读/写周期之后插入一个刷新周期，无CPU访存死时间； 异步式：是集中式和分散式的折衷。 讨论：
1、刷新与再生的比较： 共同点：
?动作机制一样。都是利用DRAM存储元破坏性读操作时的重写过程实现； ?操作性质一样。都是属于重写操作。 区别：
?解决的问题不一样。再生主要解决DRAM存储元破坏性读出时的信息重写问题；刷新主要解决长时间不访存时的信息衰减问题。
?操作的时间不一样。再生紧跟在读操作之后，时间上是随机进行的；刷新以最大间隔时间为周期定时重复进行。
?动作单位不一样。再生以存储单元为单位，每次仅重写刚被读出的一个字的所有位；刷新以行为单位，每次重写整个存储器所有芯片内部存储矩阵的同一行。
?芯片内部I/O操作不一样。读出再生时芯片数据引脚上有读出数据输出；刷新时由于CAS信号无效，芯片数据引脚上无读出数据输出（唯RAS有效刷新，内部读）。鉴于上述区别，为避免两种操作混淆，分别叫做再生和刷新。
2、CPU访存周期与存取周期的区别：
CPU访存周期是从CPU一边看到的存储器工作周期，他不一定是真正的存储器工作周期；存取周期是存储器速度指标之一，它反映了存储器真正的工作周期时间。
3、分散刷新是在读写周期之后插入一个刷新周期，而不是在读写周期内插入一个刷新周期，但此时读写周期和刷新周期合起来构成CPU访存周期。
4、刷新定时方式有3种而不是2种，一定不要忘了最重要、性能最好的异步刷新方式。 10. 半导体存储器芯片的译码驱动方式有几种？
解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。 线选法：地址译码信号只选中同一个字的所有位，结构简单，费器材；
重合法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。
11. 画出用1024×4位的存储芯片组成一个容量为64K×8位的存储器逻辑框图。要求将64K分成4个页面，每个页面分16组，指出共需多少片存储芯片。 解：设采用SRAM芯片， 总片数 = 64K×8位 / 1024×4位 = 64×2 = 128片
题意分析：本题设计的存储器结构上分为总体、页面、组三级，因此画图时也应分三级画。首先应确定各级的容量：
页面容量 = 总容量 / 页面数 = 64K×8位 / 4 = 16K×8位；
组容量 = 页面容量 / 组数 = 16K×8位 / 16 = 1K×8位；
组内片数 = 组容量 / 片容量 = 1K×8位 / 1K×4位 = 2片； 地址分配：
页面逻辑框图：（字扩展） 存储器逻辑框图：（字扩展） 讨论：
页选地址取A11、A10，页内片选取A15~A12；′ （页内组地址不连贯？ ） 不分级画；问题：′ 1、不合题意； 2、芯片太多难画；
3、无页译码，6：64译码选组。 ′ 页选直接联到芯片；问题： 1、SRAM一般只一个片选端； 2、译码输出负载能力需考虑。 附加门电路组合2级译码信号；′
（应利用译码器使能端输入高一级的译码选通信号） 不设组选，页选同时选8组（16组），并行存取？′ 组译码无页选输入；′ ′ 2片芯片合为一体画； 文字叙述代替画图；′
地址线、数据线不标信号名及信号序号。′
12. 设有一个64K×8位的RAM芯片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。 解：
存储基元总数 = 64K×8位 = 512K位 = 219位；
思路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幂的关系，可较好地压缩线数。
设地址线根数为a，数据线根数为b，则片容量为：2a×b = 219；b = 219-a； 若a = 19，b = 1，总和 = 19+1 = 20； a = 18，b = 2，总和 = 18+2 = 20； a = 17，b = 4，总和 = 17+4 = 21； a = 16，b = 8，总和 = 16+8 = 24； …… ……
由上可看出：片字数越少，片字长越长，引脚数越多。片字数、片位数均按2的幂变化。
结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地址线 = 19根，数据线 = 1根；或地址线 = 18根，数据线 = 2根。 采用字、位扩展技术设计；′
13. 某8位微型机地址码为18位，若使用4K×4位的RAM芯片组成模块板结构的存储器，试问： （1）该机所允许的最大主存空间是多少？
（2）若每个模块板为32K×8位，共需几个模块板？
（3）每个模块板内共有几片RAM芯片？ （4）共有多少片RAM？ （5）CPU如何选择各模块板？ 解：
（1）218 = 256K，则该机所允许的最大主存空间是256K×8位（或256KB）； （2）模块板总数 = 256K×8 / 32K×8 = 8块；
（3）板内片数 = 32K×8位 / 4K×4位 = 8×2 = 16片；
（4）总片数 = 16片×8 = 128片；
（5）CPU通过最高3位地址译码选板，次高3位地址译码选片。地址格式分配如下： 讨论：
不对板译码、片译码分配具体地址位；′ ′ 板内片选设4位地址；
不设板选，8个板同时工作，总线分时传送；′ 8位芯片；′ 8板通过3：8译码器组成256K′
14. 设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：
ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求： （1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区； （2）指出选用的存储芯片类型及数量； （3）详细画出片选逻辑。 解：
（1）地址空间分配图：
（2）选片：ROM：4K×4位：2片； RAM：4K×8位：3片；
（3）CPU和存储器连接逻辑图及片选逻辑： 讨论：
1）选片：当采用字扩展和位扩展所用芯片一样多时，选位扩展。
理由：字扩展需设计片选译码，较麻烦，而位扩展只需将数据线按位引出即可。 本题如选用2K×8 ROM，片选要采用二级译码，实现较麻烦。
当需要RAM、ROM等多种芯片混用时，应尽量选容量等外特性较为一致的芯片，以便于简化连线。 2）应尽可能的避免使用二级译码，以使设计简练。但要注意在需要二级译码时如果不使用，会使选片产生二义性。
3）片选译码器的各输出所选的存储区域是一样大的，因此所选芯片的字容量应一致，如不一致时就要考虑二级译码。另外如把片选译码输出―或‖起来使用也是不合理的。 4）其它常见错误：
138的C输入端接地；（相当于把138当2-4译码器用，不合理）′ ′ EPROM的PD端接地；
（PD为功率下降控制端，当输入为高时，进入功率下降状态。因此PD端的合理接法是与片选端-CS并联。） ′ ROM连读/写控制线-WE； （ROM无读/写控制端）