（１） 若每块模板容量为４K × ８ ，共需多少块存储模板？ （２） 画出一个模板内各芯片的连接逻辑图。
解：（１） 根据题干可知存储器容量为２１６ ＝ ６４KB ，故共需１６ 块存储模板。
（２） 一个模板内各芯片的连接逻辑图如图５-２０ 所示。
１５ ．某半导体存储器容量１６K × ８ ，可选SRAM 芯片的容量为４K × ４ ；地址总线A１５ ～ A０ （低） ，双向数据总线D７ ～ D０ （低） ，由R／W线控制读／写。请设计并画出该存储器的逻辑图，并注明地址分配、片选逻辑及片选信号的极性。
解：存储器的逻辑图与图５唱２０ 很相似，区别仅在于地址线的连接上，故省略。 地址分配如下：
１６ ．现有如下存储芯片：２K × １ 的ROM 、４K × １ 的RAM 、
８K × １ 的ROM 。若用它们组成容量为１６KB 的存储器，前４KB 为ROM ，后１２KB 为RAM ，CPU 的地址总线１６ 位。 （１） 各种存储芯片分别用多少片？
（２） 正确选用译码器及门电路，并画出相应的逻辑结构图。 （３） 指出有无地址重叠现象。
解：（１） 需要用２K × １ 的ROM 芯片１６ 片，４K × １ 的RAM 芯片２４片。不能使用８K × １ 的ROM 芯片，因为它大于ROM 应有的空间。
（２） 各存储芯片的地址分配如下：
１７ ．用容量为１６K × １ 的DRAM 芯片构成６４KB 的存储器。 （１） 画出该存储器的结构框图。
（２） 设存储器的读／写周期均为０ ．５μs ，CPU 在１μs 内至
少要访存一次，试问采用哪种刷新方式比较合理？ 相邻两行之间的刷新间隔是多少？ 对全部存储单元刷新一遍所需的实际刷新时间是多少？
解：（１） 存储器的结构框图如图５-２２ 所示。
（２） 因为要求CPU 在１μs 内至少要访存一次，所以不能使用集中刷新方式，分散和异步刷新方式都可以使用，但异步刷新方式比较合理。
相邻两行之间的刷新间隔＝ 最大刷新间隔时间÷ 行数＝ ２ms ÷ １２８ ＝ １５ ．６２５μs 。取
１５ ．５μs ，即进行读或写操作３１ 次之后刷新一行。 对全部存储单元刷新一遍所需的实际刷新时间＝ ０ ．５μs × １２８ ＝ ６４μs
１８ ．有一个８ 位机，采用单总线结构，地址总线１６ 位（A１５ ～ A０ ） ，数据总线８ 位（D７ ～ D０ ） ，控制总线中与主存有关的信号有MREQ（低电平有效允许访存）和R／W（高电平为读命令，低
电平为写命令） 。
主存地址分配如下：从０ ～ ８１９１ 为系统程序区，由ROM 芯片组成；从８１９２ ～ ３２７６７
为用户程序区；最后（最大地址）２K 地址空间为系统程序工作区。（上述地址均用十进制表示，按字节编址。）
现有如下存储芯片：８K × ８ 的ROM ，１６K × １ 、２K × ８ 、４K × ８ 、８K × ８ 的SRAM 。请从上述规格中选用芯片设计该机主存储器，画出主存的连接框图，并请注意画出片选逻辑及与CPU 的连接。
解：根据CPU 的地址线、数据线，可确定整个主存空间为６４K × ８ 。系统程序区由ROM 芯片组成；用户程序区和系统程序工作区均由RAM 芯片组成。共需：８K × ８ 的ROM 芯片１ 片，８K × ８ 的SRAM 芯片３ 片，２K × ８ 的SRAM 芯片１ 片。主存地址分配如图５-２３ 所示，主存的连接框图如图５-２４ 所示。