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4、已知某种RAM芯片规格为4K*4，请用此芯片构成一个8K*8的存储器。画出
存储器与CPU的连线，门电路自选。如果此存储器的首地址为1000H，那么此存储器最后一个存储单元的地址为多少？
5、某计算机有如下部件：ALU，移位器，主存M，主存数据寄存器MDR，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0——R3 ，暂存器C和D。 （1）请将各逻辑部件组成一个数据通路，并标明数据流向。 （2）画出“ADD R1，（R2）”指令的指令周期流程图，指令功能是 （R1）+（（R2））
→R1。
IR R0 MDR 移位器 PC R1 M C R2 D R3 MAR
6、运算器结构如下图所示，R1 ，R2，R3 是三个寄存器，A和B是两个三选一的多路开关，通路的选择由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11时，选择R3 ，BS0BS1 = 01时，选择R1……，ALU是算术 / 逻辑单元。S1S2为它的两个操作控制端。其功能如下：
S1S2 = 00时，ALU输出 = A S1S2 = 01时，ALU输出 = A + B S1S2 = 10时，ALU输出 = A – B
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S1S2 = 11时，ALU输出 = A⊕B 请设计控制运算器通路的水平微指令格式。
练习题参考答案： 一、选择 二、填空 三、计算
1、解：[X]补 ＝1．0110，（1分） [Y]补= 0．1111，
将数据 X=(1)．0110 Y=(0)．1111，送入并行补码乘法电路
(1) ．0110
× (0) ．1111
(1) 0110 (1) 0 110 (1) 0 1 10 (1) 0 1 1 0
+ (0) (0) (0) (0) (0) (1)． 0 1 1 0 1010 [X*Y] 补 = 1．01101010 X*Y = - 0．10010110 2、解：因为 X+Y+1≤2
Y
，X=4 所以 Y＝3
111 110 101 100 011 010 001 000 B4 B3 B2 P3 B1 P2 P1 P3= B4 ⊕ B3 ⊕ B2 = 1⊕1⊕1 = 1 P2= B4 ⊕ B3 ⊕ B1 = 1⊕1⊕0 = 0 P1= B4 ⊕ B2 ⊕ B1 = 1⊕1⊕0 = 0 得到海明校验码： 1 1 1 1 0 0 0
如果接收方检查结果为S3 S2 S1=101，说明在传递过程中校验位B2出错，将其取反即可。
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3、解：（1）浮点乘法规则：
j1j2（j1j2）
N1 ×N2 =（ 2 ×S1）× （2 × S2） = 2+ ×（S1×S2）
（2） 码求和： j1 + j2 = 0
（3） 尾数相乘：
被乘数S1 =0.1001，令乘数S2 = 0.1011，尾数绝对值相乘得积的绝对值，积的符号位 =
0
0⊕0 = 0。按无符号阵乘法器运算得：N1 ×N2 = 2×0.01100011 （4）尾数规格化、舍入（尾数四位）
（-01）
N1 ×N2 = （+ 0.01100011）2 = （+0.1100）2×22
4、解：[ x ]原 = 1.01111 [ x ]补 = 1.10001 所以 ：[ -x ]补 = 0.01111 [ y ]原 = 0.11001 [ y ]补 = 0.11001 所以 ：[ -y ]补 = 1.00111
[ x ]补 11.10001 [ x ]补 11.10001 + [ y ]补 00.11001 + [ -y ]补 11.00111 [ x + y ]补 00.01010 [ x - y ]补 10.11000 所以： x + y = +0.01010 因为符号位相异，结果发生溢出
5、解：设最高位为符号位，输入数据为[x]原 = 01111 [y]原 = 11101 因符号位单独考虑，尾数算前求补器输出值为：|x| = 1111, |y| = 1101 乘积符号位运算： x0 ⊕y0 = 0⊕1 =1
尾数部分运算： 1 1 1 1
× 1 1 0 1 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 1 1
经算后求补器输出，加上乘积符号位，得原码乘积值[x×y] 原 = 111000011 换算成二进制真值 x×y = (-11000011)2 = (-195)10 十进制数乘法验证：x×y = 15×(-13) = -195 四、简答 1、答：
①有中断请求信号发生且该中断请求未被屏蔽 ②CPU处于开中断状态 ③没有更重要的事要处理（没有优先级更高的中断请求或工作） ④CPU刚刚执行的指令不是停机指令
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⑤在一条指令结束时响应
2、答：
0000——1011：二地址指令 11000000——11101100：单地址指令 111011010000——111110010111：零地址指令
3、 答：全相联映射、直接映射、组相联映射。其中直接映射所需电路最少，但是操作过程
中Cache与主存数据替换过程中冲突率最高，是它的缺点。
4、 答：不成功，因为如果保证有12条二地址指令，56条单地址指令，那么最多还可以分
配128条零地址指令。
0000——1011：二地址指令
11000000——11110111：单地址指令
111110000000——111111111111：零地址指令 五、综合
1、解： （1）操作码字段为6位，可指定 26 = 64种操作，即64条指令。
（2）单字长（32）二地址指令。
（3）一个操作数在源寄存器（共16个），另一个操作数在存储器中（由变址寄存器内容 + 偏移量决定），所以是RS型指令。
2、解 ：存储器地址空间分布如图1所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（1） 组内地址 ：A12 ——A0 （A0为低位）； （2） 组号译码使用2 ：4 译码器；
（3） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成高8
位，另一片组成低8位。
（4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码
器工作。
（5） CPU的R / W 信 号与SRAM的WE端连接，当R / W = 1时存储器执行读
操作， 当R / W = 0时，存储器执行写操作。 如图2
图1
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