00000101 // 1B data2: //5 variable - stores 2nd Fib. No.

00000001 // 1C TEMP: //1 temporary variable

00000001 // 1D time: // 1 constant 144 - max value

00000110 // 1E LIMIT: // 6 constant 1

11111111

// 1F AND1: //FF and

四、 仿真结果与波形

第二部分 电路综合

一、 二、 三、 四、

实验目的 实验内容 源代码

门级电路仿真结果与波形

掌握逻辑综合的概念和流程，熟悉采用Design Compiler进行逻辑综合的基本方法。 采用SYNOPSYS公司的综合工具Design Compiler对实验7的control.v做综合。 与实验指导书中相同。

五、 思考题

1. control_pad.v文件是verilog语言及的描述还是结构化的描述？

是结构化的描述。

2. control_pad.sdf文件中，对触发器的延迟包括哪些信息？

包括对逻辑单元和管脚的上升/下降时延的最大值、最小值和典型值。