其中OC因为实验仪器中没有“与”门，故可以通过对表达式的两次“与非”来达到实验目的。 如图：
五.实验设备及器材
1.晶体管直流稳压电源 2.电子电路调试器 3.万用表
4.主要器材:T4153,74LS00等。
实验七 全加器
一.实验目的
1.掌握用门电路组成全加器的方法,设计、调试、验证其逻辑功能:...
2.掌握中规模集成全加器的使用方法,学会用4位二进制全加器组成NBCD码全加器
二.实验原理
全加器能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号
根据全加器的功能,可列出它的真值表,如下表所示,其中Ai和Bi分别是被加数和加数,Ci-l为相邻低位来的进位数,Si二为本位和数,Ci为向相邻高位的进位数.
表 全加器真值表 输入 Ai 0 0 0 0 Bi 0 0 1 1 Ci-1 0 1 0 1 Si 0 1 1 0 输出 Ci 0 0 0 1 1 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 0 1 1 1 T4283是一个4位二进制超前进位全加器,其逻辑符号如图7-1所示,其中A3、A2、A1、A0和B3、B2、B1、B0分别是被加数和加数(两组4位二进制数〉的数据输入端,Cn是.
低位器件向本器件最低位进位的进位输入端,F3、F2、F1、F0是和数输出端,FCn+1是本器.
件最高位向高位器件进位的进位输出端.
二进制全加器可以进行多位连接使用,也可组成全减器,补码器或实现其他逻辑功能等电路
日常习惯于进行十进制的运算,利用4位二进制全加器可以设计组成进行NBCD码的加法运算.在运算时,若两个相加数的和小于或等于1001时,NBCD的加法与4位2进制加法结果相同,但若两个相加致的和大于或等于1010时,由于4位二进码是逢十六进一的,而NBCD码是逢十进一的,它们的进位数相差六,因此NBCD加法运算电路必须进行校正,应在电路中插入一个校正电路,使电路在和数小子或等于1001时,校正电路不起作用(或加一个0000数〉,在和数大子或等于1010时,校正网络使此和数再加上一个0110致,从而达到实现NBCD码的加法运算的目的.
三.实验前准备
1.根据全加器真值表利用异或门及与非门设计一位全加器,写出设计过程,画出逻辑图.
2.阅读实验指导书及有关教材,了解利用4位二迸制全加器组成NBCD码加法运算的原理.
3.利用两个4位二进制全加器和与非门,设计一个1位NBCD码的全加器,画出设计电路图.
四.实验任务
1.一位全加器调试
异或门选用74HC86,与非门选用74LS00,根据预习工所设计的逻辑图调试一位全加器的逻辑功能.
2.验证T4283的逻辑功能
3.调试由T4283组成的NBCD码全加器,记录下列运算式的实验结果:0000+0100,O l ll+0010,OlOO+0110,0101+0111,1000+0111,1001+1001.
五.实验设备与器材
1.晶体管直流稳压电源 2.电子电路调试器 3.万用表
4.主要器材:74HC86、T4283、与非门等。
实验设计：
实验中主要是对一个校正电路进行设计，在和数小于或等于1001时，可以让结果加一个0000数，当和数大于或等于1010时，校正网络让结果加上一个0110，从而达到实现NBCD码的加法运算的目的。 1.列真值表
2.化简（卡诺图） 结果：F=S3S2＋S3S1 3.设计电路图：
实验中由一个控制电路来实现“0000”与“0110”的转换
其中S的逻辑表达式为：
实验八 集成触发器
一实验目的:
1.掌握集成触发器的使用方法和逻辑功能的测试方法:
2.了解基本RS触发器、集成D触发器、J-K触发器的部分应用.
二.实验原理
触发器是具有记忆功能的二进制信息存储器件，是时序逻辑电路的基本器件之一。
由两个与非门交叉耦合而成的基本RS触发器是TTL触发器的最基本组成部分，它能够存储1位二进制信息，但存在R?S?1约束条件。
JK触发器是一种逻辑功能完善、使用灵活和通用性较强的集成触发器，在结构上可分为两类：一类是主从结构触发器，另一类是边沿结构的触发器。
触发器有三种输入端。第一种是直接置位、复位端，用Sd和Rd表示，在Sd=0（或Rd=0）时，触发器将不受其他输入端所处状态影响，是触发器直接置1（或
置0）；第二种是时钟脉冲输入端，用来控制触发器发生状态更新，用CP表示。框外若有小圈表示触发器在时钟脉冲下降沿发生状态更新，若无小圈，则表示触发器在时钟脉冲的上升沿发生状态更新；第三种是数据输入端，它是触发器状态更新的依据，对于JK触发器，其状态方程为：Qn+1=JnQn+KnQn
D触发器是另一种使用广泛的集成触发器，74074是一个双上升沿D触发器，其状态方程Qn+1=Dn
不同类型触发器对时钟信号和数据信号的要求各不相同。一般来说，边沿触发器要求数据信号超前于触发边沿一段时间（称之为建立时间），并且要求在边沿到来后再继续维持一段时间（称之为保持时间）。对于触发器边沿陡度也有一定要求。主从触发器对上述时间参数要求不高，但要求在CP=1期间，外加的数据信号不允许发生变化，否则会出现工作不可靠。
RS触发器与JK主从触发器与D触发器的逻辑图
三.实验前的准备
1.熟悉所有元件的管脚排列。
2.按表8－1表8－3做出逻辑状态真值表。
四.实验任务
1.JK触发器〈T4112〉的功能测试
<1>按表8-1要求,改变S0和R0,观察和记录Q和Q的状态.并回答下列问题:
1)触发器在实现J-K触发器功能的正常工作状态时, SD与RD应处于什么状态?
答：此时S与R都应处于低电平，这样JK触发器才能正常工作。 2)欲使触发器状态Q=O,对直接置位、复位端应如何操作? 答：置位端接高电平，复位端接低电平
<2>按表8-1要求,测试并记录触发器的逻辑功能(表中CP=0→1和1→0表示一个时
钟正脉冲的上升边沿和下降边沿。应有逻辑开关供给〉。