实验一 TTL与非门参数测试
一.实验目的
1.熟悉TTL与非门的外形和管脚排列。 2.掌握TTL与非门逻辑功能的测试方法。
3.掌握TTL与非门主要参数的测试方法,加深理解TTL与非门参数及其物理意义。 4.初步熟悉\多功能电子电路调试器\的使用方法。
二．实验设备与器材
1.二踪示波器
2.晶体管直流稳压电源 3电子电路调试器 4.万用表
5.主要器材:74LS20、74LSOO、电位器、电阻等.
三．实验原理
实验使用的TTL集成门74LS20是一块由两个4输入端与非门组成的小规模集成电路,其逻辑表达式为Y=ABCD。它具有14个外引管脚,当芯片的缺口朝左方时,芯片的左上方为14号脚,接电源Vcc(所有TTL集成电路使用的电源电压均为Vcc=+5V),右下方7号脚GND接OV。多数芯片的电源引脚是对角线分布的。芯片的外引管脚排列规则,通常是左下方是1号脚,按逆时针方向递增排列。
TTL与非门的主要参数:
1.低电平输出电源电流IccL和高电平输出电源电流IccH
与非门处在不同的工作状态,电源提供的电流是不同的。低电平输出电源电流IccL是指:所有输入端悬空,输出端空载时,电源提供器件的电流。高电平输出电源电流IccH则是指:每个门各有一个以上的输入端接地,输出端空载时的电源电流。通常IccL>IccH。电源电流的大小表示了器件静态功耗的
大小。器件的最大功耗为:
Pm=VccICCL
器件的平均功耗为: PAV=(IccL+IccH)*Vcc/2
2.低电平输入电流IIL和高电平输入电流IIH
低电平输入电流是指:被测输入端的输入电压VIL=0.4V,其余输入端悬空时,由被测输入瑞流出的电流值。测试时,把被测输入端接地,可以测得与非门的输入短路电流IIS此值可近似地代替IIL值.
高电平输入电流是指:被测输入端接至+5V电源,其余输入端接地,流入被测输入端的电流值。 3.电压传输特性
电压传输特性是反映输出电压Vo与输入电压VI之间关系的特性曲线.从电压传输特性曲线上可以直接读出下述各参数值。
(1)输出高电平电压值VOH 是指与非门有一个以上输入端接地时的输出电压值。当输出接有拉电流负载时, VOH值将下降.其允许的最小输出高电平电压值Voh(min)=2.4V
(2)输出低电平电压值VoL 是指与非门的所有输入端悬空时的输出电压值.当输出端接有灌电流负载时VoL值将升高.其允许的最大输出低电平电压值VoLmax=0.4v.
(3)开门电平VIH(min) 是指当输出电压大于此值时，输出必为低电平。通常VIH（min）<2.0V.
(4)关门电平VIL（max） 是指当输入电压小于此值时，输出必为高电平。通常VIL（max）>0.8V.
(5)阀值电压VT
与非门的阀值电压是指电压传输特性曲线上转折区中点所对应的输入电压值，当与非门工作在这一电压附近时，输入信号的微小变化，将导致电路状态的
迅速改变。由于不同系列器件内部电路结构不同，故VT=1.0~1.5不等。
TTL与非门静态参数测试电路图
4.扇出系数：
是指电路能驱动同类门电路的数目，用于衡量电路的负载能力：
N0?Iol/Iil
5.平均传输延迟时间
tpd
平均传输延迟时间沿的0.5
Vmtpd是衡量门电路开关速度的参数，它是指输出波形边
Vm点与对应的舒服波形边沿的0.5点的时间延迟。
四．实验前准备
1．阅读附录（一），（二），了解TTL集成门电路的使用规则,熟悉电子电路调试器的使用方法。
2．查阅74LS00、74LS20器件引出端的排列图。
五.实验任务
1．测试(74LS20)与非门的逻辑功能。
将74LS20芯片（缺口朝左面）插入电子电路调试器的14芯双列直插式插座(插座的缺口也朝左面)中,任选一个与非门,将三个输入端A、B、C分别接电子电路调试器的状态设置开关,其余不用的输入端悬空（或接离电平）输出端接LED逻辑电平指示器,逐个按真值表扳动状态设置开关,将输出状态填入表中。
与非门逻辑功能测试表 输入 A B C 输出 Y 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 2.测量（74LS20）的静态参数（电源电压Vcc＝5V） （1）低电平输出电源电流Iccl（指整个器件值）。 （2）输入短路电流（3）扇出系数
N0Iis
Vch,Vol,VIH(min),VT（4）测量静态电压传输特性曲线。
从实测的曲线中读出
等值，
提示：输入电压和输出电压可按下表要求逐点测量。
与非门电压传输特性记录表 0.70 0.8 1.00 1.06 1.27 1.36 Vi（v） 0.30 4.02 3.99 3.7 3.5 2.0 0.6 Vo（v） 3.98 3.测量与非门（74LS00）的平均传输延迟时间
1. 4 0.088 2.0 0.087 tpd
思考题
测量扇出系数
N0N0的原理是什么？为什么计算中只考虑输出低电平时的负载电流
值，而不考虑输出高电平时的负载电流值。 答：
的大小主要受输出低电平时输出端允许灌入的最大负载电流Iol的限制，
Vol随负载电流增加而上升。当Vol上升到Vol（max）时，此时的输出电流Iol就是该电路允许的最大负载电流。
N0又分Nol与Noh，通常二者是不相等的，而在实际的工程设计中常取较
小者，故在实验中就不考虑输出高电平时的负载电流值了。
实验二 集成门电路的逻辑变换
一.实验目的
1.熟悉CMOS集成电路的使用方法: 2.熟悉集成电路逻辑变换的方法:
3.了解CC4048集成电路所具有的逻辑功能和使用方法.
二.实验原理
CMOS电路的电源工作电压为3-18V,Vdd接电源正极,Vss接电源负极(通常接地)。工作在不同电压下的器件其输出阻抗,工作速度和功耗等参数是不同的.其输出高电平电压值Voh。通常近似等于Vdd·输出低电平电压值Vol,,通常近似等于OV(Vss).器件的输入信号必须在电源电压范围内,即:Vss CMOS四2输入与非门,它具有4个独立的2输入与非门.管脚排列见附录〈三〉,实验时Vdd接+5v电源,Vss端接地 2.CC4048 CMOS 8输入端可扩展多功能门, 其引脚功能如图2-1（a)所示,逻辑功能与控制状态的关系 见图2-1(b).CC4048的Ka、Kb、Kc为逻辑功能控制输入端, Kd为三态控制端.通过改变ka、Kb和Kc的输入状态, 用同一块电路可实现输入端的或非, 与非等8种逻辑功能(见真值表).若要求输入端多与8,可以利用扩展输入端EXP外接一.定的逻辑门,即增加输入端数.使用时Vdd接+5V电源,Vss接地 kd 1 1 1 1 1 1 1 1 0 ka 0 0 0 0 1 1 1 1 X kb 0 0 1 1 0 0 1 1 X kc 0 1 0 1 0 1 0 1 X 逻辑功能 或非 或 或/与 或/与非 与 与非 与/或非 与/或 高阻抗 . 三.实验前准备 1.复习理论课有关内容,了解集成门电路交换的方法.设计逻缉变换图,用CC4011四2输入与非门组成下列逻辑门: （1）或门 ：Y=A+B（2）或非门：Y= A+B（3）与或门：Y=AB+CD（4）与门：Y=AB 2.了解CC4048工作原理及功能.写出能自CC4048构成各种门电路的逻辑关系式 例如:或/与非 Y=(A?B?C?D)(E?F?G?H) 3.准备记录数据用的表格. 4.阅读附录(二〉,了解CMOS集成电路的使用规则。 5.查阅实验所用芯片引出端的排列图. 四.实验任务 1.用CC4011组成各种逻辑门 按预习时所设计的电路,用CC44011连接成各种逻辑门,测试其逻辑功能. 2.验证CC4048逻辑功能 将CC4048接成不同的逻辑门(Ka-Kc接不同电平).在输入端接适当的逻辑电平,测试相应的输出电平,验证电路逻辑功能(选取各输入端状态组合时,应考虑能够验证电路的逻辑功能〉. （1）或门 ：Y=A+B A & Y1 & Y B & Y2 （2）或非门：Y= A?B Y1 & A & & B Y2 & Y （3）与或门：Y=AB+CD A B C & & Y & D （4）与门：Y=AB A & & Y B （5）异或门： Y=AB?AB 五.实验设备与器材 1.晶体管直流稳压电源 2.电子电路调试器 3.万用表 4.主要器材:CC4011,CC4048. 思考题 1.小节集成电路逻辑变换的方法 答：一个特定的逻辑问题，对应的真值表是惟一的，但实现它的电路多种多样。 这给设计电路带来了方便，当我们手头缺少某种逻辑门的器件时，可以通 过函数表达式的变换，避免使用这种器件而改用其他器件。这种情形在实 际工作中常会遇到。 2.使用CMOS集成门电路应分别注意哪些问题？ 答：(1)Vdd接电源正极，Vss接电源负极（通常接地），电源绝对不允许反接。 (2)对器件的输入信号Vi，要求其电压范围在Vss (3)所有输入端一律不准悬空，输入端悬空不仅会造成逻辑混乱，而且容易损坏 器件。 3.思考Y（ABCD）=∑m(3、7、12、13、15)化为原变量输入的“与非”形式 Y=ABC+ACD+ABD =AB?C?(A?CD)?ABD?(AB?C)(A?CD)(ABD) =(AAB?ABCD?AC?CCD)ABD =AABABDABCDABDACABDCCDABD 实验五 译码器 一.实验目的 1.熟悉中规模集成电路T4138译码器的工作原理与逻辑功能； 2.掌握译码器的应用。 二.实验原理 中规模集成电路(MSI)是一种专门的集成功能件.借助于器件手册提供的功能表,弄清器件各引出端(特别是控制输入端)的功能与作用,就能正确地使用这些器件。在此基础上应该尽可能地开发这些器件的功能,扩大其应用范围。 译码器可分为二大类,一类是通用译码器,另一类是显示译码器(后面的实验将讨论)- T4138是一个3线-8线译码器,它是一种通用译码器,其逻辑符号如图5-1所示,表5-l是其功能表.其中,A2、A1、A0是地址输入端,Y0、Y1…Y7是译码输出端,Sl，S2，S3是使能端,当S1=1, S2+S3=0时，器件使能。 T4138逻辑符号 表 5-1T4138功能表 S1 1 1 1 1 1 1 1 1 0 X 输入 S2+S3 A2 0 0 0 0 0 0 0 0 X 1 0 0 0 0 1 1 1 1 X X A1 0 0 1 1 0 0 1 1 X X A0 0 1 0 1 0 1 0 1 X X Y0 0 1 1 1 1 1 1 1 1 1 Y1 1 0 1 1 1 1 1 1 1 1 Y2 1 1 0 1 1 1 1 1 1 1 输出 Y3 Y4 1 1 1 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 Y5 1 1 1 1 1 0 1 1 1 1 Y6 1 1 1 1 1 1 0 1 1 1 Y7 1 1 1 1 1 1 1 0 1 1 3线-8线译码器实际上也是一个负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息,器件就成为一个数据分配器。例如,若从S1输入端输入数据信息，S2?S3?0，地址码所对应的输出是S1数据信息的反码:若从S2输入端输入数据信息, S1＝1，S3＝0,地址码所对应的输出就是数据信息S2。 译码器的每一路输出,实际上是地址码的一个最小项的反变量,利用其中一部分输出端输出的与非关系,也就是它们相应最小项的或逻辑表达式,能方便地实现逻辑函数. 利用便能端能够方便地将两个3线-8线译码器组成一个4线-16线的译码器。 三.实验前准备 1.了解T4138译码器的工作原理,逻辑功能,外引脚排列及使用方法. 2.利用一个3线-8线译码器及与非门,实现一个三变量函数 写出设计过程,画出逻辑图. 3.用两块3线－8线译码器组成一个4线－16线的译码器,画出逻辑图. 四.实验任务 1.验证译码器的逻辑功能. 2.按预习2所设计的逻辑图,将所选用的3线－线译码器及与非门的输入、输出端标上脚号,按图接线并调试其逻辑功能. T4138逻辑图如下 ＝ ＝ ＝设计图如下 3.验证4线-16线译码器的逻辑功能。 思路：用一个输入来控制两块器件的使能端。 逻辑图如下： 五.实验设备及器材 1.晶体管直流稳压电源 2.电子电路调试器 3.万用表 4.主要器材：74LS20，T4138等 思考题： 用3-8线译码器与若干门电路实现一个“一位二进制减法器”，包括借位输出端。 逻辑表 A 0 0 1 1 B 0 1 0 1 Y 0 1 1 0 CO（借位） 0 1 0 0 即，A、B是两个输入，Y、CO是两个输出: 具体逻辑表达式如下：A是高位，B是低位 Y?AB?ABCO?AB 如果用A1和A0分别代表A和B的话，则逻辑表达式可写为： Y?A1A0?A1A0CO?A1A0 对上述表达式进行一下变换得： Y?A1A0?A1A0?Y1?Y2 CO?AB?Y1 逻辑图设计如下 实验六 数据选择器 一.实验目的 1.熟悉中规模集成电路数据选择器的工作原理与逻辑功能. 2.掌握数据选择器的应用. 二.实验原理 数据选择器是常用的组合逻辑部件之一,它有若干个输入端,若干个控制输入端及一个输出端. T4153是一个双4选1数据选择器,其逻辑符号如下图所示,功能表见下表.其中D0、Dl、D2、D3为4个数据输入端:Y为输出端: S是使能端,在S=0时使能,在 S=1时Y=0; Al,A0是器件中两个选择器公用的地址输入端。该器件的逻辑表达式为 Y=S(A 1 A 0D0+ A 1A0D1+A1 A 0D2+A1A0D3) A1 X 0 0 1 控制输入 A0 X 0 1 0 输出 Y 0 D0 D1 D2 D3 S 1 0 0 0 1 1 0 T4153功能表 数据选择器是一种通用性很强的功能件，它的功能很容易得到扩展。使用数据选择器进行电路设计的方法是合理地选用地址变量，通过对函数的运算，确定各数据输入端的输入方程。 三.实验前准备 1.了解数据选择器的工作原理、逻辑功能及使用方法. 2.复习数据选择器的应用. 3.完成实验任务1、2、3的设计,写出设计过程,画出逻辑图. 四.实验任务- 1.利用T4153将二进制数1101转换成串行输出,画出设计电路图,检测并记录电路功能。 2.利用T4153四选一数据选择器设计一个一位二进制全减器,画出设计电路图,检测并记录电路功能. 真值表： A 0 0 0 0 1 1 1 B 0 0 1 1 0 0 1 Cn 0 1 0 1 0 1 0 F 0 1 1 0 1 0 0 Cn＋1 0 1 1 1 0 0 0 1 1 1 1 1 电路图： 3.利用4选1数据选择器设计一个表示血型遗传规律的电路,画出设计电路图,检测并记录电路功能. 父母和子女之间的血型遗传规律如表6-2所示,其中父母血型栏中若仅有一项是1,则表示父母是同一种血型。 血型遗传规律表 父母血型 O 1 0 0 0 1 1 1 0 0 0 A 0 1 0 0 1 0 0 1 1 0 B 0 0 1 0 0 1 0 1 0 1 AB 0 0 0 1 0 0 1 0 1 1 O 1 1 1 0 1 1 0 1 0 0 A 0 1 0 1 1 0 1 1 1 1 子女血型 B 0 0 1 1 0 1 1 1 1 1 AB 0 0 0 1 0 0 0 1 1 1 实验组别的任务分配为：AB型 逻辑表达式：Y?OABC?OABC?OABC?OABC ?ABOC?ABOC?ABOC?ABOC 实验设计图： 其中OC因为实验仪器中没有“与”门，故可以通过对表达式的两次“与非”来达到实验目的。 如图： 五.实验设备及器材 1.晶体管直流稳压电源 2.电子电路调试器 3.万用表 4.主要器材:T4153,74LS00等。 实验七 全加器 一.实验目的 1.掌握用门电路组成全加器的方法,设计、调试、验证其逻辑功能:... 2.掌握中规模集成全加器的使用方法,学会用4位二进制全加器组成NBCD码全加器 二.实验原理 全加器能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号 根据全加器的功能,可列出它的真值表,如下表所示,其中Ai和Bi分别是被加数和加数,Ci-l为相邻低位来的进位数,Si二为本位和数,Ci为向相邻高位的进位数. 表 全加器真值表 输入 Ai 0 0 0 0 Bi 0 0 1 1 Ci-1 0 1 0 1 Si 0 1 1 0 输出 Ci 0 0 0 1 1 1 1 1 0 0 1 1 0 1 0 1 1 0 0 1 0 1 1 1 T4283是一个4位二进制超前进位全加器,其逻辑符号如图7-1所示,其中A3、A2、A1、A0和B3、B2、B1、B0分别是被加数和加数(两组4位二进制数〉的数据输入端,Cn是. 低位器件向本器件最低位进位的进位输入端,F3、F2、F1、F0是和数输出端,FCn+1是本器. 件最高位向高位器件进位的进位输出端. 二进制全加器可以进行多位连接使用,也可组成全减器,补码器或实现其他逻辑功能等电路 日常习惯于进行十进制的运算,利用4位二进制全加器可以设计组成进行NBCD码的加法运算.在运算时,若两个相加数的和小于或等于1001时,NBCD的加法与4位2进制加法结果相同,但若两个相加致的和大于或等于1010时,由于4位二进码是逢十六进一的,而NBCD码是逢十进一的,它们的进位数相差六,因此NBCD加法运算电路必须进行校正,应在电路中插入一个校正电路,使电路在和数小子或等于1001时,校正电路不起作用(或加一个0000数〉,在和数大子或等于1010时,校正网络使此和数再加上一个0110致,从而达到实现NBCD码的加法运算的目的. 三.实验前准备 1.根据全加器真值表利用异或门及与非门设计一位全加器,写出设计过程,画出逻辑图. 2.阅读实验指导书及有关教材,了解利用4位二迸制全加器组成NBCD码加法运算的原理. 3.利用两个4位二进制全加器和与非门,设计一个1位NBCD码的全加器,画出设计电路图. 四.实验任务 1.一位全加器调试 异或门选用74HC86,与非门选用74LS00,根据预习工所设计的逻辑图调试一位全加器的逻辑功能. 2.验证T4283的逻辑功能 3.调试由T4283组成的NBCD码全加器,记录下列运算式的实验结果:0000+0100,O l ll+0010,OlOO+0110,0101+0111,1000+0111,1001+1001. 五.实验设备与器材 1.晶体管直流稳压电源 2.电子电路调试器 3.万用表 4.主要器材:74HC86、T4283、与非门等。 实验设计： 实验中主要是对一个校正电路进行设计，在和数小于或等于1001时，可以让结果加一个0000数，当和数大于或等于1010时，校正网络让结果加上一个0110，从而达到实现NBCD码的加法运算的目的。 1.列真值表 2.化简（卡诺图） 结果：F=S3S2＋S3S1 3.设计电路图： 实验中由一个控制电路来实现“0000”与“0110”的转换 其中S的逻辑表达式为： 实验八 集成触发器 一实验目的: 1.掌握集成触发器的使用方法和逻辑功能的测试方法: 2.了解基本RS触发器、集成D触发器、J-K触发器的部分应用. 二.实验原理 触发器是具有记忆功能的二进制信息存储器件，是时序逻辑电路的基本器件之一。 由两个与非门交叉耦合而成的基本RS触发器是TTL触发器的最基本组成部分，它能够存储1位二进制信息，但存在R?S?1约束条件。 JK触发器是一种逻辑功能完善、使用灵活和通用性较强的集成触发器，在结构上可分为两类：一类是主从结构触发器，另一类是边沿结构的触发器。 触发器有三种输入端。第一种是直接置位、复位端，用Sd和Rd表示，在Sd=0（或Rd=0）时，触发器将不受其他输入端所处状态影响，是触发器直接置1（或 置0）；第二种是时钟脉冲输入端，用来控制触发器发生状态更新，用CP表示。框外若有小圈表示触发器在时钟脉冲下降沿发生状态更新，若无小圈，则表示触发器在时钟脉冲的上升沿发生状态更新；第三种是数据输入端，它是触发器状态更新的依据，对于JK触发器，其状态方程为：Qn+1=JnQn+KnQn D触发器是另一种使用广泛的集成触发器，74074是一个双上升沿D触发器，其状态方程Qn+1=Dn 不同类型触发器对时钟信号和数据信号的要求各不相同。一般来说，边沿触发器要求数据信号超前于触发边沿一段时间（称之为建立时间），并且要求在边沿到来后再继续维持一段时间（称之为保持时间）。对于触发器边沿陡度也有一定要求。主从触发器对上述时间参数要求不高，但要求在CP=1期间，外加的数据信号不允许发生变化，否则会出现工作不可靠。 RS触发器与JK主从触发器与D触发器的逻辑图 三.实验前的准备 1.熟悉所有元件的管脚排列。 2.按表8－1表8－3做出逻辑状态真值表。 四.实验任务 1.JK触发器〈T4112〉的功能测试 <1>按表8-1要求,改变S0和R0,观察和记录Q和Q的状态.并回答下列问题: 1)触发器在实现J-K触发器功能的正常工作状态时, SD与RD应处于什么状态? 答：此时S与R都应处于低电平，这样JK触发器才能正常工作。 2)欲使触发器状态Q=O,对直接置位、复位端应如何操作? 答：置位端接高电平，复位端接低电平 <2>按表8-1要求,测试并记录触发器的逻辑功能(表中CP=0→1和1→0表示一个时 钟正脉冲的上升边沿和下降边沿。应有逻辑开关供给〉。 <3>使触发器处于计数状态。J=K=1〉,CP端输入f=100KHZ的方波信号,记录CP、Q和Q的工作波形.根据波形回答下述问题: 1)Q的状态更新在CP的哪个边沿? 答：Q的状态在CP的上升沿更新。 2)Q与CP两信号的周期有何关系? 答：Q的周期是CP周期的两倍。 表8-1SD与RD的功能测试 SD 1 1 1 1?0 0?1 1?0 0?1 RD 1 1?0 0?1 1 1 1?0 0?1 Q 1 0 0 1 1 1 1 表8-2JK触发器逻辑功能 Q 0 1 1 0 0 1 0 Qn?1J K CP 0?1 1?0 0?1 1?0 0?1 1?0 0?1 1?0 二位加法器 Qn?10 0 1 1 0 1 0 1 1 1 0 0 1 1 0 0 Qn?00 0 0 0 1 1 1 1 由图可知，此电路属异步时序电路。 当J、K端接高电平时，每触发一次输出状态就改变一次。 FF0有外加上升沿触发，FF1由状态时序图： Q0端上升时触发，故而可知，Q0是低位，Q1是高位。 波形图： 五.实验设备与器材 1.晶体管直流稳压电源 2.电子电路调试器 3.万用表 4.SR-8双踪示波器. 5主要器材:、双JK触发器4027 实验九 移位寄存器 一.实验目的 1.掌握中规模双向移位寄存器的工作原理及逻辑功能 2.熟悉MSI时序功能件(T4194)的应用 二.实验原理 移位寄存器的功能就是使寄存器里存储的代码在移位指令脉冲的作用下左移或右移@移位寄存器可以用子存储代码,也可用于数据的串行一并行转换、数据的运算和数据的处理等.,它是电子计算机、通讯设备和其它数字系统中广泛使用的基本逻辑部件之一. T4194是一个4位双向移位寄存器,其逻辑符号如图： 功能表9-1 功能 清除 保持 送数 右移 左移 输入 cr 0 1 1 1 1 1 1 1 S1 X X 0 1 0 0 1 1 S0 X X 0 1 1 1 0 0 CP X 0 X ↑ ↑ ↑ ↑ ↑ DSL X X X X X X 1 0 DSR X X X X 1 0 X X D0 X X X D0 X X X X D1 X X X D1 X X X X D2 X X X D2 X X X X D3 X X X D3 X X X X D0 1 0 Q0N Q0N D1 Q0N Q0N Q1N Q1N D2 Q1N Q1N Q2N Q2N D3 Q2N Q2N 1 0 输出 Q0 0 保持 Q1 0 Q2 0 Q3 0 其中Do、Dl、D2、D3和Qo、Q1、Q2、Q3是并行数据输入端和输出端:CP是时钟输入端:是直接清除端:DSR和DEL分别是右移和左移时的串行数据输入端:S1与So是工作状态控制输入端. 利用移位寄存器可以构成移位型计数器{即将输出以一定的方式反馈到输入端}。移位型计数器分环形计数器和钮环型计数器两种。环型计数器不需要译码硬件能将计数器的状态识别出来,钮环型计数器的译码逻辑也比二进码计数器简单。 三.实验前准备 1．复习移位寄存器和移位型计数器的工作原理及特点. 2.了解T4194电路的工作原理及使用方法. 3.设计本实验任务3、4的电路图,分析电路的状态转换图,注意非指定状态的转换情况. 四.实验任务 1.验证T4194电路的逻辑功能,按表9-1逐项进行. 2.使T4194工作在右移状态,观察与比较串入并出与并入串出,两种工作方式的输入、输出序列. 3.用T4194构成四位左移扭环形计数器.通过实验画出它们的状态转换图,观察各输出端波形. 4.用T4194构成具有自启动功能的四位右移位顺序脉冲发生器,即寄存器各输出端按固定时序轮流输出高电平。 1.环形－移位 令SO,S1置高电平，进行置数，预设D1,D2,D3,D4为1000，Q1直接接左移串行数据输入端。后置SO=0,S1=1开始左移 2.时序图 注：在初始状态时，通过 D0D1D2D3对 Q0Q1Q2Q3置初始值：1000。因为此电路无自启动的 功能，这样做是为了防止其进入“无效循环”状态。 扭环型－移位 令S0，S1置高电平，进行置数，预设D1,D2,D3,D4为1001，Q4经过移个与非门接右移串行数据输入端。S0=1.S1=0开始移位 时序图 3.用T4194构成四位左移钮环形计数器，通过实验画出它们的状态转换图，观察各输出端波形。初始置数为0000 用一个两位二进制的输出来控制S0，S1 输出序列表格如下: CP Q0 Q1 Q2 Q3 0-1 0-1 0-1 0-1 0-1 0-1 0-1 0-1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 五.实验设备 1.SR-8双踪示波器 2.晶体管直流稳压源 3．万用表 5.实验器材:T4194,74LS20等。 思考题: 用T4194构成具有“自启动”功能的四位右移顺序脉冲发生器。 分析：此具有“自启动”功能的四位右移顺序脉冲发生器只要在上述的钮环形计数器基础上稍加改进即可。 原状态转换的卡洛图：（下表中加点的状态为无效状态） Q0Q1 Q2Q3现—次态转换卡洛图 Q2Q3 Q0Q1 00 01 11 10 00 01 11 10 状态转换图 有效循环： 0000?1000?1100?1110 1000 1010 1110 1100 0000 0010 0110 0100 0001 0011 0111 0101 1001 1011 1111 1101 ? ? 0001?0011?0111?1111 无效循环 0010?1001?0100?1010 ? ? 0101?1011?0110?1101 可见，无效循环状态无法进入有效循环状态中，故此原电路无自启动功能。 改进的新状态： 考虑到要保持移位寄存器内部结构不变，所以只修改第一位D触发起的输入（在T4194构 成的右移顺序脉冲发生器中为 DSRQ端）。因此，只能通过修改每个无效状态的0n?1，使其带 有的无效状态自动进入有效循环中间。 原来的 Q0Q1 Q0n?1状态转换的卡洛图： Q2Q3 Q0n?100 1 1 1 1 状态转换 01 0 0 0 0 11 0 0 0 0 10 1 1 1 1 00 01 11 10 改进后的 Q0n?1状态转换的卡洛图：（注：虽有很多改进方法，但为了节约成本，应选择最 简单且最快的一种方法。） Q0n?1?Q1Q2?Q3?Q1Q2?Q3''?D0?DSR于是，有上面改进后的卡洛图可知： 具有自启动功能的全部状态转移图： 0000?1000?1100?1110 ? 1101?1010?0100?1001?0010 ? ? ? 0001?0011?0111?1111 0101?1011? 0110 实验十 计数器 一.实验目的 1.掌握集成计数器的使用方法; 2.熟悉集成计数器的应用. 二.实验原理 CC40192-可予置二-十进制可逆计数器,它是中规模CMOS集成电路(注意:COMS电路使用时输入端不得悬空〉.它的逻辑符号如下图所示,功能表见下表. 输入 R 1 0 0 0 PE X 0 1 1 CP+ X X ↑ 1 CP- X X 1 ↑ J3 X J3 X X J2 X J2 X X J1 X J1 X X J0 X J0 X X 输出 Q3 0 J3 Q2 0 J2 Q1 0 J1 加法计数 减法计数 Q0 0 J0 功能说明 清零 置数 计数 （1）加法进位 即当加法计数器时,当Q3Q2Q1Q0=1001且在0（低电平）时，C0 负脉冲向高位进位. （2）减法借位: 即当减法计数时,在Q3Q2Q1Qo=0000且CP-在0 (底电平)时B0出负脉冲,向高为借位. 三．实验内容 1.验证CC40192可预置二－十进制可逆计数器。按下图接线 置IA，IB，IC，ID－1001，当输入端In接高电平时，计数器作减法运算，当In接低电平时，计数器做加法运算 2.用CC40192实现一个“２－６循环计数器” （１）设计电路图如下所示： （２）状态转换图 0000?0001?0010?0011?0100 ? ? ? 1001 0110 ? 0101 ? 1000