目 录

第1章：绪论................................................................................................................ 2

1.1 版图设计基础知识........................................................................................ 2

1.1.1 版图设计流程...................................................................................... 2 1.1.2 版图设计步骤...................................................................................... 2 1.1.3 版图设计规则及验证.......................................................................... 3 1.2 标准单元版图的设计.................................................................................... 4

1.2.1 标准单元库的定义.............................................................................. 4 1.2.2 标准单元库用途.................................................................................. 4 1.2.3 标准单元库设计流程.......................................................................... 4 1.3 0.35um 工艺的设计规则 ............................................................................. 4

1.3.1 版图设计生成及建库技术.................................................................. 5

第2章：D触发器介绍 ................................................................................................ 6

2.1 D触发器原理 ................................................................................................ 6 2.2 边沿D 触发器 .............................................................................................. 7

2.2.1 边沿D 触发器电路结构 .................................................................... 7 2.2.2 边沿D触发器工作原理 ..................................................................... 7 2.3 维持阻塞D触发器 ....................................................................................... 9 2.4 基于TSPC原理的D触发器 ..................................................................... 12 第3章：0.35um工艺基于TSPC原理的D触发器设计 ........................................ 13

3.1 动态D触发器电路图的设计步骤及电路图 ............................................. 13 3.2 动态D触发器版图的设计步骤及电路图 ................................................. 14 3.3 DRC验证 .................................................................................................... 15 第4章：课程设计总结.............................................................................................. 16 参考文献...................................................................................................................... 17

第1章：绪论

1.1 版图设计基础知识

1.1.1 版图设计流程

版图设计是创建工程制图（网表）的精确的物理描述的过程，而这一物理描述遵守由制造工艺、设计流程以及仿真显示为可行的性能要求所带来的一系列约束。

1.1.2 版图设计步骤

1.首先，市场部通常会详细说明需要开发的产品。 2.下一步是规定设计的结构或者行为。电路设计工程师规定芯片的结构来满足市场和/或IDEA功能需求。

3.系统仿真由一组工程师完成。这组工程师会对将要集成在最终芯片中的各个单独模块进行定义和验证。

4.电路设计组完成所有的数字和模拟仿真，来验证电路的方案和门的连通性，以及门的尺寸（为了满足时序规范）。这些组需要和版图设计组进行交互，版图设计组会使电路适合芯片的版图布局。

5.版图设计由版图设计工程师完成。他们的工作包括放置多

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边形，对于所有的模块，利用电路组生成的电路图来实现晶体管、基底连线、连线（使用1至6层金属）等。拿去大规模生产的最终设计是整个芯片的版图。

6.在第一块晶圆制造出来后，测试工程师组就要开始尝试测试芯片，首先，他们将检查工艺参数是否在可以接受的允许误差范围内。下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决这些问题。

7.在改正所有的错误（工艺上的和/或逻辑上的）后,芯片就要开始批量生产并流入市场.

应当记住,这只是一个概念上的流程.在实际中,通过不同的设计阶段时，会有很多的反复和设计上的迭代。 1.1.3 版图设计规则及验证

版图设计得好坏，其功能正确与否，必须通过验证工具才能确定。版图的验证通常包括三大部分：设计规则检查(DRC)、电学规则检查(ERC)和版图与电路图对照(LVS)。只有通过版图验证的芯片设计才进行制版和工艺流片。

设计规则的验证是版图与具体工艺的接口, 因此就显得尤为重要, Cadence 中进行版图验证的工具主要有dracula和diva。Dracula 为独立的验证工具, 不仅可以进行设计规则验证(DRC) , 而且可以完成电学规则验证(ERC)、版图与电路验证(LV S)、寄生参数提取(L PE) 等一系列验证工作, 功能强于Diva。通过C IW 窗口中的Export→Stream 菜单, 将版图转变成GDS2 格式文件*.gds, 并存到运行目录下。在创建了规则文件之后, 就可以使用PDRACULA 预处理工具对其进行编译。首先, 检查规则文件中的语法错误, 通过后方可对规则文件进行编译, 并将结果存为可执行文件进行jxrun.com 或jxsub.com, 这个可执行文件包含了提交Dracula 任务的命令。在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。如果库不位于当前运行目录, 则由Pdracula 建立一个从库到运行目录的链接, 并将其加入上述可执行文件jxrun.com 中, 经jxrun.con 执行后产生的错误文件(*.DA T )。打开要验证单元的版图界面, 点击file 下的D racula Interact ive, DRC, LV S, L PE 等窗口弹出在菜单栏上, 在DRC 菜单下的setup 中, 给出错误文件的路径, 即可将错误报告与Virtuoso的图形界面结合起来, 根据错误层的提示, 在图中直接修改即可。

根据错误报告的提示, 修改版图的步骤为:

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(1) 将错误文件导入Virtuoso 界面。 (2) 找到错误层, 根据错误提示进行修改。

(3) 更新gds II, 编译规则文件, 进行DRC 验证, 重复上述(1) , (2) 操作, 直至版图完全通过DRC 验证。有一类错误比较隐蔽, 称为offgrid错误。这类错误是因为位置位于最小栅格的内部造成的, 这样的版图在制版中因分辨率的限制会对尺寸四舍五入, 造成数据的失真, 甚至可能违反设计规则, 故必须修改。在最高层的offgrid 错误易于修改, 移动该层或线使其位于栅格边界上,在底层的错误要descend 数层后, 修改instance才可完成。

1.2 标准单元版图的设计

1.2.1 标准单元库的定义

整套的标准单元库包括版图库、符号库、电路逻辑库等。包含了组合逻辑、时序逻辑、功能单元和特殊类型单元。是集成电路芯片后端设计过程中的基础部分。一般每个工艺厂商在每个工艺下都会提供相应的标准单元。 1.2.2 标准单元库用途

标准单元库用来为布局布线工具提供支持，导出以下文档用来进行支持： GDSII文件：包含了单元的版图信息，用来合成最终的全芯片版图； LEF文件：本文件是SOC ENCOUNTER环境下用于进行布局布线的文件，该文件为布局布线工具提供了工艺信息和各个单元的几何特性；

时序文件：时序文件用于Design Complier及其他数字综合工具进行门级综合，用于SOC ENCOUNTER等布局布线工具进行时序优化和调节。

电路逻辑和符号库：用于进行大规模的芯片电路设计。 1.2.3 标准单元库设计流程

标准单元库的设计主要包括电路设计和版图设计记忆文档的提取。其中电路设计环节要确定库容量的确定和时序曲线的优化，在这一设计中要最终确定所需的单元类型和驱动能力，电路设计完毕后进行版图的设计，往往通过全定制的人工设计进行。不过也有一些自动化的工具进行，如CELLERITY和CLIP。

1.3 0.35um 工艺的设计规则

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电路设计师一般都希望电路设计得尽量紧凑, 而工艺设计师却希望工艺成品率高, 设计规则是对他们满意的折衷。设计规则是良好的规范文献，它列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠与给定的工艺相配合的其它尺寸。人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表将线路转换成芯片时所必需的掩膜图形。下面就以0.35um N 阱硅栅工艺为

例来介绍有关层次的概念。不同层次的名称、含义及其图形标记参见右图。 1.3.1 版图设计生成及建库技术

单元库中的每个标准单元具有相同的高度，而宽度则视单元的复杂程度而有所不同，这样才能在综合布局布线时连成一个整体。标准单元的版图除了电源、地线的端口可以从两侧水平引出之外，其它端口都排列在相对的上下两边。这样，布局时从水平方向上可以方便地使所有标准单元排列得很整齐。互连线则被放置在单元行之间的水平布线通道和单元行两端的垂直布线通道区内。对所有单元一般要遵循下面的规则：

1）每一个逻辑Pin 必须包括至少有一个端口的物理描述，每个端口必须至少有一个物理几何尺寸。

2）属于一个单元的所有对象必须在单元边界里面。 3）在一些技术中，电源和地伸出边缘或者在边界外边。

4）Pin 的边缘和Blockage 必须至少是到单元边界最小距离的一半。 5）让单元尺寸最小并不一定是要使芯片面积最小。最好是通过稍微增加芯片面积来优化布局而不是在脑子中一直不考虑布局而一味地减小单元的面积。由于0.35um 标准单元库是要标准单元在单个单元行中具有相同的高度，设计时可以使电源共享。电源共享可以通过减少通道的数量来减少芯片的面积。

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第2章：D触发器介绍

触发器是能够存储一位二进制信息的基本单元。

触发器特点有1.有两个能够保持的稳定状态，分别用来表示逻辑0和逻辑1。2. 在适当输入信号作用下，可从一种状态翻转到另一种状态；在输入信号取消后，能将获得的新状态保存下来。把触发器按触发方式分：可分为电位触发方式、主从触发方式及边沿触发方式。按逻辑功能分：可分为R-S触发器、D触发器、J-K触发器和T触发器。

2.1 D触发器原理

触发器是一种时钟控制的记忆器件，触发器具有一个控制输入讯号 (CLOCK)。CLOCK讯号使触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟CLOCK由L到H (H到L) 的转换时刻才接收输入，则称这种触发器是上升沿 (下降沿) 触发的。

触发器可用来储存一位的数据。通过将若干个触发器连接在一起可储存多位元的数据，它们可用来表示时序器的状态、计数器的值、电脑记忆体中的ASCII码或其他资料。

D触发器是最常用的触发器之一。对于上升沿触发D触发器来说，其输出Q只在CLOCK由L到H的转换时刻才会跟随输入D的状态而变化，其他时候Q则维持不变。

上图显示了上升沿触发D触发器的时序图。

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SET和RESET是D触发器中额外两个可以屏蔽时钟操作的输入。D触发器正常工作情况下，SET和RESET均必须设为1。

2.2 边沿D 触发器

负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状况出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。

2.2.1 边沿D 触发器电路结构

该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。

2.2.2 边沿D触发器工作原理

SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状况，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状况为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：

1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状况不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。

2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状况由G5和G6的输出状况决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的

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逻辑功能可知，Q=D。

3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状况是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状况和阻止触发器变为1状况的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状况的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 2.2.3 边沿D触发器功能描述 2.2.3.1 状况转移真值表

2.2.3.2 特征方程

Qn+1=D

2.2.3.3 状况转移图

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2.2.3.4 脉冲特性:

1.建立时间:由下图维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状况必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状况才能建立起来,而G6的输出状况需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset≥2tpd。

2.保持时间：由右图可知，为实现边沿触发,应保证CP=1期间门G6的输出状况不变,不受D端状况变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G4输出的低电平返回到门G6的输入端以后,D端的低电平才允许改变。因此

输入低电平信号的保持时间为tHL≥tpd。在 D=1的情况下，由于CP上升沿到达后G3的输出将G4封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。

3.传输延迟时间：由图工作波形图不难推算出，从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd 2.2.4 边沿D触发器特点

1.边沿D触发器具有接收并记忆信号的功能，又称为锁存器； 2.边沿D触发器属于脉冲触发方式；

3.边沿D触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快

2.3 维持阻塞D触发器

2.3.1 维持阻塞D触发器的电路结构

维持阻塞D触发器的电路如下图所示。从电路的结构可以看出，它是在基本RS触发器的基础之上增加了四个逻辑门而构成的，C门的输出是基本RS触发器的置“0”通道，D门的输出是基本RS触发器的置“1”通道。C门和D门

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可以在控制时钟控制下，决定数据[D]是否能传输到基本RS触发器的输入端。E门将数据[D]以反变量形式送到C门的输入端，再经过F门将数据[D]以原变量形式送到D门的输入端。使数据[D]等待时钟到来后，通过C门D门，以实现置“0”或置“1”。

2.3.2 维持阻塞D触发器的工作原理

D触发器具有置“0”和置“1”的功能。

设Q=0、[D]=1，当CP来到后，触发器将置“1”，触发器各点的逻辑电平如图2所示。在执行置“1”操作时，C门输出高电平；D门输出低电平，此时应保证置“1”和禁止置“0”。为此，将D=0通过①线加到C门的输入端，保证C=1，从而禁止置“0”。同时D=0通过②线加到F门的输入端，保证F=1，与CP=1共同保证D=0，从而维持置“1”，。置“0”过程与此类似。设Q=1、[D]=0，当CP来到后，触发器将置“0”。在执行置“0”操作时，C门输出低电平，此时应保证置“0”和禁止置“1”。为此，将C=0通过④线加到E门的输入端，保证E=1，从而保证C=0，维持置“0”。同时E=1通过③线加到F门的输入端，保证F=0，从而使D=1，禁止置“1”。

电路图中的②线或④线都是分别加在置“1”通道或置“0”通道的同一侧，起到维持置“1”或维持置“0”的作用；①线和③线都是加在另一侧通道上，起阻塞置“0”或置“1”作用。所以①线称为置“0”阻塞线，②线是置“1”维持线，③线称为置“1”阻塞线，④线是置“0”维持线。从电路结构上看，加于置“1”通道或置“0”通道同侧的是维持线，加到另一侧的是阻塞线。 2.3.3 维持阻塞D触发器的电路图

这个触发器的直接置“0”和直接置“1”功能无论是在时钟的低电平期间，还是在时钟的高电平期间都可以正确执行。 右下图是D触发器的逻辑符号，从

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右左下图可看出CP是上升沿有效，当然，D触发器还有CP下降沿有效的， 如右右下图。

2.3.3.1 特征表和特征方程

特征表就是Qn将也作为真值表的输入变量，而Qn + 1为输出，此时的真值表称为特征表。有特征表可得特征方程：Qn+1=D 2.3.3.2 状态转换图和时序图

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2.4 基于TSPC原理的D触发器

下图所示为一个用TSPC原理构成的上升沿D触发器的电路图。电路由11个晶体管构成，分为四级。当时钟信号为低电平时，第一级作为一个开启的锁存器接收输入信号，而第二级的输出节点被预充电。在此期间，第三级和第四级保持原来的输出状态。当时钟信号由低电平变换到高电平时，第一级不再开启而且第二级开始定值。同时，第三级变为开启而且将采样值传送到输出。注意，最末级(反相器)只用于获得不反相的输出电平。

此电路的掩模板图如图所示。nMOS 晶体管的器件尺寸的宽长比为（W/L）=(750nm/350nm)，pMOS晶体管的器件尺寸的宽长比为（W/L）=(1.5um/350nm)。版图对应的工艺的寄生参数可通过电路的提取决定。而提取的电路文件用SPICE仿真来确定它的性能。仿真的TSPC DFF电路的输入，输出波形如图所示。可见，电路可以工作在500MHz的时钟频率上。因为他们的设计相对简单，晶体管数目少喝运行速度快高，特别是在高性能设计中，对于传统CMOS电路来说基于TSPC电路时一种较好的选择。

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第3章：0.35um工艺基于TSPC原理的D触发器设计

3.1 动态D触发器电路图的设计步骤及电路图

（1）进入UNIX系统，Open terminal即打开终端；

（2）icfb&→回车→进入Cadence软件,即会弹出Icfb-Log:/home/004/CDS.log对话框；

（3）新建一个单元：File→New→Cellview→在Cellname中输人“D-TSPC”→View name:Schematic→Tool:Composer—Schematic;即可以弹出Virtuoso@ Schematic Editing:luwei D-TSPC Schematic对话框，开始电路图的绘制； (4) 画PMOS管：快捷键i→进入Add Instance窗口→单击Browse→Library里选择analogLib→Cell里选择pbsim4→View里选择symbol→close→修改参数（Width,Length）;

（5） NPMOS管、vdd、gnd的画法与步骤4相同；

（6）输入输出信号的绘制：快捷键p→弹出“Add Pin”对话框→Direction里选择input/output→pin Names里写入D/CLK/Q;

（7）连线：快捷键W→连接即可；这样就可以得到如下图所示的电路图

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3.2 动态D触发器版图的设计步骤及电路图

（1）在Icfb-Log:/home/004/CDS.log对话框中，File→New→Cellview→在Cellname：“D-TSPC”→View name:Schematic→Tool:Composer—Virtuoso，即弹出Virtuoso@ Layout Editing : luwei D-TSPC Layout对话框； 根据电路图绘制版图

(2)将电路图分成4部分来绘制版图：

1.先画pmos管，画出出有源区，注意宽度为1.5um；其次画出栅，注意长度为0.35um;其次是衬底连接；看好串并联，源极和漏极的连接，源极和源极的连接等；在打接触孔后一定要画出金属层；最后不能忘记离子注入区SP、SN和N阱的绘制；

2.画nmos管，其绘制类似于pmos；

3.完成整个TSPC-D触发器的绘制及绘制输入、输出；

4.作标签：注意一定要用TTXT，然后用快捷键l，写上标签即可，标签上出现的

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字为白色的才是对的，这一点是非常值得注意的。

3.3 DRC验证

设计规则的验证是版图与具体工艺的接口，因此就显得尤为重要，可以进行设计规则验证（DRC）。

在进行验证操作过程中用到的库都应位于当前运行目录或由路径指定链接到该运行目录。打开要验证单元的版图界面，点击FILE下的DRACULA DRC，弹出在菜单栏上，在DRC菜单下的SETUP中，给出错误文件的路径，即可将错误报告与Virtuoso的图形界面结合起来，根据错误层的提示，在图中直接修改即可。根据错误报告的提示，修改版图的步骤为： （1）将错误文件导入Virtuoso界面。 （2）找到错误层，根据错误提示进行修改。

（3）更新编译规则文件，进行DRC验证，重复上述（1），（2）操作，直至版图完全通过DRC验证。

验证结果除了面积所占的版图的百分数不符合设计0.35nm设计规则之外，其他设计规则全部达到设计要求。

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第4章：课程设计总结

通过本周的课程设计，我学会了统筹的安排版图的各部分，这是在IC版图课上没有学习到的。这次仅仅通过电路图来自己想，自己画版图，大大锻炼了我的识图以及画图能力。

为期一个星期的版图课程设计即将结束，在不断地学习与实践中，我了解了版图设计这一领域中不少的知识。版图设计从普通N/P MOS管的画图到触发器等各种复杂电路图的制作中，从单一的小元器件到整个电路图，每一个N/P MOS 管都发挥着自己的独特的应用。再对于总的电路图来说，更有着自己的作用。

画电路的时候，我们先在编辑器中画出我们所想象出来的电路图，并且自己先验证电路的效果。接着，打开版图编辑器，对照电路图，找到合适的MOS管，采用最简单、最有效的连接方式，最终画出电路图所对应的版图，对版图保存，然后，进行DRC和LVS验证，修改其中的错误，改正，再继续验证，直到版图不在有错误。所以在画版图的时候，我们切记不要急躁。因为一旦急躁起来，就会犯错误。要么是距离规则弄错了，要么是布线布局都不合理。

在这次最大的收获还是提高自己的动手能力，完全有自己完成电路图到版图的设计以及最后的验证，熟悉整了个操作过程。因此本次课程设计对于提高自身在版图设计方面能力起到重要的作用。

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参考文献

【1】Dan Clein 著 邓红辉等译 COMS集成电路版图——概念、方法与工具 电子工业出版社 2006.03

【2】Wolf 著 张欣等译 现代VLSI设计 科学出版社 2004.02

【3】Tanner 著 孙润等译 集成电路设计教程 北京希望电子出版社 2001.06 【4】石春琦，吴金，常昌远，等.LVS版图验证方法的研究［J］.电子器件，2002，25（2）：165

【5】胡晓慧[1,2] 沈继忠[1,2] 周威[1] 低功耗动态三值CMOS D触发器设计 浙江大学学报：理学版 2007-34-3

【6】COMS数字集成电路分析：分析与设计 第3版/（美）康松墨，（美）列波列比西著；王志功等译。北京：电子工业出版社，2009.6

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