3、编译下载验证结果

四、设计提示

l、 注意IF语句的嵌套； 2、注意脉冲消抖问题。

五、实验报告要求

l、写出四位异步计数器的VHDL源程序； 2、叙述模块间的通讯工作原理； 3、画出工作波形图。

实验十三 四位移位寄存器

一、实验目的

l、掌握移位寄存器的存储原理与移位原理； 2、用VHDL语言设计串入并出移位寄存器电路； 3、设计一个4位串入并出移位寄存器电路。

二、实验原理

当时钟信号边沿到来时，输入端的数据在时钟边沿的作用下逐级向后移位，达到一定位数后输出，如下图所示。

三、设计内容

1．用VHDL语言编写出源程序； 2．通过仿真验证实验电路的正确性。

四、实验报告要求

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1．写出4位串入并出移位寄存器的VHDL源程序； 2．详述4位串入并出移位寄存器的工作原理； 3．写出心得体会。

实验十四 分频器

一、实验目的

1、学会使用VHDL语言设计6／8倍积分分频器； 2、学会使用积分电路设计； 3、根据仿真结果分析设计的优缺点。

二、实验原理

一般分频器的频率分布比较不均匀，可以从表1了解到一般分频器的频率分布；积分分频器的频率分布比较均匀，见表2。

来源信号频率1K 除N 分频结果 N=1 1K N=2 500 N=3 333 N=4 250 N=5 200 N=6 167 N=7 143 N=8 表 1

来源信号频率1K 分频结果=来源频率 xN/15 加N 分频结果 N=1 125 N=2 250 N=3 375 N=4 500 N=5 625 N=6 750 N=7 875 N=8 1K 表 2

可见，假如计数的累加器值N＝6则分频结果频率是：

分频结果＝来源频率xN／15＝lKHZx6／8＝750HZ。这个公式可以由四位计数器电路的序列表了解，如表3所示。

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序列顺序 1 2 3 4 5 6 7 8 Q3 0 0 1 0 1 1 0 1 积分器的计数内容 Q2 0 1 1 0 0 1 1 0 表3

从表中可以看出在8个时钟周期里Q3的状态共改变了6次。

Q1 0 1 0 1 0 1 0 1 Q0 0 0 0 0 0 0 0 0 分频输出 OP 1 0 1 1 1 0 1 1 三、实验内容

1、用VHDL语言写出源程序；

2、通过编译仿真、波形分析来验证设计； 3、下载验证(用示波器)。

四、实验报告要求

1、写出6／8倍积分分频器的VHDL源程序； 2、说明积分分频器与一般加减分频的区别； 3、详细叙述6／8倍积分分频器的工作原理。

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