begin A=0;B=0; #10 A=1; #10 B=1; #10 A=0;#10; end

endmodule

//74HC86代码-异或 module HC86(A,B,Y); input A,B; output Y;

assign Y=A^B; endmodule

//74HC86测试平台代码 `timescale 1ns/1ns module testbench; reg A,B; wire Y;

HC86 testbench86(A,B,Y); initial begin A=0;B=0; #10 A=1; #10 B=1; #10 A=0;#10; end

endmodule

2、第一次仿真结果（任选一个门，请注明，插入截图，下同）。（将波形窗口背景．．．．．．．．．．．．．．．．．设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真．．．．使用相同方法处理）

解：选择74HC02或非门：

4

3、综合结果（截图）。（将相关窗口调至合适大小，使RTL图能完整显示，对窗口．．截图，后面实验中的综合使用相同方法处理）

4、第二次仿真结果（综合后）（截图）。回答输出信号是否有延迟，延迟时间约为．．多少？

有延迟，延迟时间约300ps。

5、第三次仿真结果（布局布线后）（截图）。回答输出信号是否有延迟，延迟时间．．约为多少？分析是否有出现竞争冒险。

5

有延迟，延迟时间约4100ps。无竞争冒险。

6

2、组合逻辑电路 一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、掌握Libero软件的使用方法。

2、进行针对74系列基本组合逻辑电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511相应的设计、综合及仿真。

4、74HC85测试平台的测试数据要求：进行比较的A、B两数，分别为本人学号的末两位，如“89”，则A数为“1000”，B数为“1001”。若两数相等，需考虑级联输入（级联输入的各种取值情况均需包括）；若两数不等，则需增加一对取值情况，验证A、B相等时的比较结果。

5、74HC4511设计成扩展型的，即能显示数字0~9、字母a~f。

6、提交针对74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511（任．选一个）的综合结果，以及相应的仿真结果。 ．．．

四、实验结果和数据处理

1、所有模块及测试平台代码清单

//74HC148代码

module HC148(DataIn,EO,Dataout,EI,GS);

input [7:0]DataIn; input EI; output EO;

output [2:0]Dataout; output GS;

reg [2:0]Dataout; reg EO; reg GS;

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