基于TMS320F2812最小系统的设计 10 U21234567891011121314NC/1RESETNCNC1GNDNC1EN1FB/SENSE1IN1OUT1IN1OUTNC/2RESETNCNC2GNDNC2EN2SENSE2IN2OUT2IN2OUTNCNCNCNCTPS767D318PWR2827262524232221201918171615L1L233mH33mH1.8V1.8VA1.8V1.8VAVCC+ C1L3L433mH33mH3.3V3.3VA10μF/16VC90.1μF+ C210μF/16VC100.1μFVCCAGND1.8VC140.1μFC150.1μFC160.1μFC170.1μF3.3V3.3V3.3VAC300.1μFC310.1μFC320.1μFC330.1μFC340.1μF+ C3C11+ C410μF/16VC120.1μF10μF/16V0.1μFC24C40C390.1μFC380.1μFC370.1μFC350.1μFC180.1μFC190.1μFC200.1μFC210.1μFAGND0.1μF0.1μFAGNDL533mHGND 图2-2 DSP芯片的电源部分设计图 2.5 时钟信号的设计 TMS320F2812处理器片上带有基于PLL的时钟模块，为器件及各种外设提供时钟信号。锁相环有4位倍频设置位，可以为处理器提供各种速度的时钟信号。 一般有两种方法为DSP芯片提供时钟电路。 （1）使用内部振荡器，即在DSP芯片的X1/XCLKIN和X2引脚之间连接一个石英晶体和两个电容，利用DSP芯片内部的振荡电路组成并联谐振电路，可产生与外加晶体同频率的时钟信号。两个电容一般在10~30pF之间选择，它们可对时钟频率起到微调作用。石英晶体的频率等于DSP芯片主频的80%×25%，即GPA1的频率=135MHz×80%×25%=27MHz，故选取30MHz的晶体，能够满足DSP芯片的工作要求，两个电容分别选取24pF。 （2）使用外部时钟源。即采用封装好的晶体振荡器，将外部时钟源直接接到X1/XCLKIN引脚上，X2引脚悬空。 本论文中TMS320F2812处理器的时钟信号设计采用方法（1），其设计原理图如图2-3所示： 234

图2-3 DSP芯片的时钟信号设计

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TMS320F2812用30MHz外部晶体给F2812提供时钟，并使能F2812片上PLL电路。PLL倍频系数由PLL控制寄存器PLLCR的低4位控制，可有软件动态地修改，外部复位信号(XRS)将此4位控制位被清为0（CCS中的复位命令将不对此4位控制位作清0操作），F2812的CPU最高可工作在150MHz主频下，也即对30MHz输入频率进行5倍频[7-8]。PLLCR控制位与倍频系数的关系如下表2-1所示：

表2-1 PLLCR控制位与倍频系数关系表

位 3:0 名称 DIV 类型 R/W 15:4 保留位 R=0 描述 XRS重叠 0,0,0,0 系统时钟输出=（x时钟输入*n）/2（n代表复位倍增因数） 位值 n 系统时钟输出 0000 复位旁路 X时钟输入/2 0001 1 X时钟输入/2 0010 2 X时钟输入 0011 3 X时钟输入*1.5 0100 4 X时钟输入*2 0101 5 X时钟输入*2.5 0110 6 X时钟输入*3 0111 7 X时钟输入*3.5 1000 8 X时钟输入*4 1001 9 X时钟输入*4.5 1010 10 X时钟输入*5 1011 11 保留位 1100 12 保留位 1101 13 保留位 1110 14 保留位 1111 15 保留位 0:0 2.6 JTAG边界扫描接口的设计

JTAG标准是1990年由国际电气和电子工程师协会（IEEE）公布的1149.1标准，是针对现代大规模集成电路测试、检验困难而提出的基于边界扫描机制和标准测试存取的国际标准。边界扫描就是对含有JTAG逻辑的集成电路芯片边界引脚通过软件完全控制和扫描观察其状态的方法，这种能力使的高密度的大规模集成芯片在线测试成为可能。其原理是在芯片的输入/输出引脚内部安排存储单元，用来保存引脚状态，并在内部将这些存储单元连接在一起，通过一个输入引脚TDI引入和一个输出引脚TDO引出。正常情况下，这些存储单元不工作，在测试模式下，存储单元存储输入/输出状态，并在测试存储口（TAP）的控制下输入/输出。

TI公司为DSP芯片F2812设置了符合国际标准的JTAG逻辑测试口。仿真电缆和JTAG测试口的连接通过一个14针的仿真头来实现，仿真头上的信号连接关系图2-4所示。其中TDI_DSP和TDO_DSP是测试数据的输入和输出，TMS_DSP是测试模式的选择，TCK_DSP和TRST_DSP是测试时钟的输出和返回[9]。

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图2-4 仿真头上的信号连接关系

2.7 DSP外围电路的设计

DSP芯片的最小系统设计是保证DSP芯片正常工作，完成基本的运算处理功能。但生产厂商为DSP芯片配置了大量的片内外围设备，给用户提供了丰富的硬件资源和系统操作能力。F2812芯片的片内外围设备主要包括片内A/D、异步串行口、同步串行口、3个32位的CPU定时器、2个事件管理器、多通道缓冲串行口等。DSP外围电路的设计就是完成F2812芯片的片内外围设备的连接和通信，使其为用户提供方便。 2.7.1 外扩RAM的设计

随着数据采样率的提高，数字信号处理方法的复杂化及运行实时库软件的使用，使得数据量和程序代码大大增加，DSP芯片内部的片内RAM无法满足实际需要，所以必须考虑外部存储器的扩展问题。

F2812芯片内部配置了18Kx16bits的单周期访问RAM，但它无法满足实时数据采集和存储要求，所以采用CYPRESS公司的CY7C1041BV33芯片扩展F2812芯片的外部存储器。F2812芯片的外部存储器扩展接口XINTF是一种非多路选通的异步总线，它的最大扩展能力为512K×16bits，考虑到硬件成本太高，最后外部存储器扩展到256K×16bits。

CYPRESS公司的CY7C1041BV33芯片是一款高性能CMOS静态RAM，工作电压+3.3V，最快访问时间是12ns，它的最大容量为256K×16bits，具有的基本输入/输出信号有：地址总线（是输入信号）、数据总线（是双向传输信号）、片选信号（CE#，输入信号）、读信号（OE#，是输入信号）、写信号（WE#，是输出信号）。由于采用统一寻

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址方式，它既可作为程序存储器，也可作为数据存储器。外扩RAM的连接关系如图2-5所示。

F2812芯片具有5个外部存储器扩展接口XZCS0AND0#，XZCS0AND1#，XZCS1#，XZCS2#，XZCS6AND7#，外扩RAM挂接在F2812芯片的外部存储扩展接口XZCS2#上，地址空间为0x080000~0x0BFFFF，共256K×16bits。

图2-5 外扩RAM的连接关系图

2.7.2 A/D转换电路的设计

A/D转换电路是数据采集模块的主要部分。它的核心任务是完成信号的数据采集。A/D转换电路的设计完全遵循参考文献的严格规定。

本系统的设计中选用TMS320F2812芯片的片内A/D接口实现信号的数据采集。F2812芯片的内部ADC模块是一个12位带流水线的模数转化器。模数转换单元的模拟电路包括前向模拟多路复用开关（MUXs）、采样/保持（S/H）电路、变换内核、电压参考和其它模拟辅助电路。模数转化单元的数字电路包括可编程转换序列、结果寄存器、与模拟电路的接口等电路。

F2812芯片的A/D转换器是一个12位分辨率转换器，内含2个采样/保持电路，25MHz的ADC时钟频率，单通道转换时间为80ns，采样率高达12.5MHz，16个采集通道，可配置成两个独立的8通道，模拟输入范围0V～3V，4种触发方式可以启动A/D转换，具有灵活的中断控制。输入模拟电压与采样结果的关系为：数字结果=4095×（输入模拟电压-ADCLO）/3，其中，ADCLO是提供普通的低边模拟输入管脚，接模拟地。F2812芯片的ADC模块原理框图如2-6所示：