图2－4

比较图2－3和图2－5可以看出，信号的单调性(monotonic)，过冲(Overshoot,undershoot)等方面已经得到了明显的改善，同时，时序的改善也是显而易见的。

图2－5

2、时钟电路的处理

时钟电路的设计和EMI问题切切相关，高速PCB的时钟电路的设计必须遵循严格的设计原则保证SI和PI的要求，由于时钟的周期性，在远场表现为离散的频谱，EMI超标的部分往往

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是时钟或时钟的谐波，时钟对远场EMI的贡献如图2－6所示。

图2－6

在高速PCB的时钟电路的设计中，建议遵循以下几个设计原则：

◎在点到点或点到多点的时钟电路设计中要做严格的SI分析确保时钟最小的过冲与最大噪声余量，时钟电路一般采用源端匹配和终端上下拉的方式匹配，如图2－7、图2－8、图2－9，串阻值可以在SQ中用扫描的方法获得，在保证时序空间有较大余量的前提下，可以调整串阻值将延适当变缓以减小EMI。

图2－7 点到点的时钟拓扑

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图2－8 点到多点等长条件下的时钟拓扑

图2－9 点到多点不等长的时钟拓扑

◎晶振的电源单独供电,通过磁珠加电容滤波电路，将时钟供电电源与VCC在PCB上隔开，如图2－10，供电电源由VCC经过磁珠Z6和电容C252（0.01u）和C253(1000pf)组成独立

图2－10

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的电源滤波电路，同样的设计方法可以用于带PLL时钟分配器等电路。 ◎时钟线应尽量走线在内层并少打过孔，保证时钟与回流路径的最小面积。 3、 合理的叠层设计

高速PCB的叠层设计在保证电源/地阻抗及EMI控制方面有较大影响，多层板的叠层设计在SI方面的设计指南中重点提及，可以参阅其它SI设计文档，这里举一例说明，如图2－11是一个常用的8层板叠层设计，图2－12是12层背板叠层设计图： Top 7/14—100欧姆（线宽P 5.6 mils 7mils间距14mils，阻抗100欧姆）（Top） C 6.0 mils Gnd Ls1 P 21.9 mils 6.5/15—100欧 姆（线宽6mils C 4.0 mils Vcc 间距11mils， P 21.9 mils Gnd 阻抗100欧姆） （Ls1－Ls2） C 6.0 mils Ls2 Gnd P 5.6 mils 7/14—100欧姆（线宽Bottom 7mils间距14mils，阻抗100欧姆）（Bottom）

图2－11

P 10.1 mils Gnd Ls1 10/20—100欧姆（线C 12.0 mils 宽10mils间距20mils，Ls2 阻抗100欧姆）（Ls1P 10.1 mils －Ls2） C 12.0 mils Gnd Ls3 P 10.1mils V2 C 12.0 mils 8.5/20—100欧 Ls4 姆（线宽8.5mils P 10.1mils V1 间距20mils， C 12.0 mils 阻抗100欧姆）（Ls3－Ls6） P 10.1mils Ls5 Gnd C 12.0 mils P 10.1 mils Ls6 Gnd 图2－12

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