《电子设计自动化》实验报告

实验六 实验名称：8位二进制全加法器的设计

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一、实验目的：

1.掌握VHDL语言的基本结构。

2.掌握全加器原理，能进行多位加法器的设计。

3.掌握VHDL语言的基本描述语句特别是元件例化语句的使用方法。 二、实验内容

设计并实现一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器。要求编写4位加法器的VHDL语言程序，顶层8位加法器的设计要求利用元件例化语句进行设计，并利用开发工具软件对其进行编译和仿真，最后通过实验开发系统对其进行硬件验证。

三、实验步骤（附源代码及仿真结果图）：

1.根据4位二进制加法器的原理，利用VHDL语言的基本描述语句编写出4位加法器的VHDL语言程序。

--ADDER4B.VHD LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT( C4: IN STD_LOGIC;

A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B;

ARCHITECTURE ART OF ADDER4B IS

SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0);

BEGIN

A5<='0'& A4; B5<='0'& B4; S5<=A5+B5+C4;

S4<=S5(3 DOWNTO 0); CO4<=S5(4);

END ARCHITECTURE ART;

2.对所设计的4位二进制加法器的VHDL程序进行编译，然后对其进行仿真，初步验证程序设计的正确性。

编译成功后，出现如图2-10所示界面：

仿真图片：

3.采用元件例化语句设计8位加法器，并对其进行编译和仿真，初步验证设计的正确性。

--ADDER8B.VHD

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS PORT( C8:IN STD_LOGIC;

A8:IN STD_LOGIC_VECTOR(7 DOWNTO 0); B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0); S8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); CO8:OUT STD_LOGIC); END ENTITY ADDER8B;

ARCHITECTURE ART OF ADDER8B IS COMPONENT ADDER4B IS PORT(C4:IN STD_LOGIC;

A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4:OUT STD_LOGIC); END COMPONENT ADDER4B; SIGNAL SC:STD_LOGIC; BEGIN

U1:ADDER4B PORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),S4=>S8(3 DOWNTO 0),CO4=>SC);

U2:ADDER4B PORT MAP(C4=>SC, A4=>A8(7 DOWNTO 4), B4=>B8(7 DOWNTO 4),S4=>S8 (7 DOWNTO 4),CO4=>CO8);

END ARCHITECTURE ART; 仿真图片：