第一章绪论

1.1 锁相环的研究现状

锁相环是一个能够跟踪输入信号相位的闭环自动控制系统。它在无线电技术的各个领域得到非常广泛的应用。随着数字技术的发展,相应地出现了各种数字锁相环。由于数字锁相环避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺陷,因而在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。随着电子设计自动化技术的发展,现已大量采用大规模可编程逻辑器件FPGA 来设计数字系统,可以把整个系统集成到一个芯片中,实现系统SOC。基于以上原因,设计了雷达方面的电子系统,而基于FPGA 的数字锁相环作为核心部分,其设计方法显得尤为重要。

当前,锁相环( PLL)技术在众多领域得到了广泛的应用。如信号处理,调制解调,时钟同步,倍频,频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现,而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比,具有精度高且不受温度和电压影响,环路带宽和中心频率编程可调,易于构建高阶锁相环等优点,并且应用在数字系统中时,不需A /D及D /A转换。随着通讯技术,集成电路技术的飞速发展和系统芯片( SoC)的深入研究,数字锁相环(DPLL)必然会在其中得到更为广泛的应用。本介绍了一种基于FPGA的数字锁相环设计,并对环路锁定时存在的相位抖动问题进行了重点研究,首次提出了使用锁定检测模块抑制锁定状态的相位抖动。 1.2 高动态三阶锁相环的研究意义

数字锁相环的基本原理是,在接收端采用鉴相器比较接收码元和本地产生得同步信号的相位,如果二者的相位不一致,那么鉴相器就会输出误差信号去控制本地同步信号的相位,直到本地同步信号的相位和接收信号的相位一致为止。由于在数字锁相环中误差控制信号是离散量,相位的调整也是离散的而非连续变化的,因此在环路锁定时仍然存在一定的相位误差,而且这个相位误差在数字滤波器K取值较小情况下不是恒定的,而是在两个离散值之间跳跃,从而造成环路锁定时的相位抖动。

本文介绍了基于FPGA的数字锁相环的研究和设计,在对其所采用的原理和具体实现方法给出详细说明的基础上,还列出了关键模块的工作原理。本数字锁相环设计已在xilinx公司的器件vertexⅡ上进行了仿真和实现,仿真结果和实际测试表明,这种数字锁相环设计具有结构简单、节省硬件资源、抑制相位抖动等优点。

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第二章 锁相环相关理论概述

我们所说的PLL，其实就是锁相环路，简称为锁相环。锁相环路是一种反馈控制电路。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。

目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制）锁相环。 2.1模拟锁相环的基本结构及工作原理 2.1.1模拟锁相环的基本结构

锁相环路是一种反馈电路，锁相环的英文全称是Phase-Locked Loop,简称PLL。模拟锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图2.1所示。 输入信号fint Ud Uc PD LF 重构信号fout 图2.1 锁相环结构框图 VCO 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成Ud（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压Uc（t），对振荡器输出信号的频率实施控制。 - 5 - 2.1.2模拟锁相环的工作原理

锁相环其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板共享同一个采样时钟。因此，所有各自的本地时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。

当压控振荡器的频率由于某种原因而发生变化时，必然引起相位的变化，该相位变化在鉴相器中与参考晶体的稳定相位相比较，使鉴相器输出一个与相位误差信号成比例的误差电压Ud，经过低通滤波器，取出其中缓慢变动数值，将压控振荡器的输出频率拉回到稳定的值上来，从而实现了相位负反馈控制。锁相环的工作原理：

a. 压控振荡器的输出经过采集并分频； b. 和基准信号同时输入鉴相器；

c. 鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； d. 控制VCO，使它的频率改变；

e. 这样经过一个很短的时间，VCO 的输出就会稳定于某一期望值。

锁相环可以用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器VCO按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，Ur 和Uv同时加到鉴相器进行鉴相。如果fr和fv相差不大，鉴相器对Ur和Uv进行鉴相的结果，输出一个与Ur和Uv的相位差成正比的误差电压Ud，再经过环路滤波器滤去Ud中的高频成分，输出一个控制电压Uc，Uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv=fr，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。这时我们就称环路已被锁定。

环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。

- 6 - 2.2三阶锁相环基本结构及工作原理 2.2.1三阶锁相环的基本结构

随着数字电路技术的发展，数字锁相环在调制解调、频率合成、FM 立体声解码、彩色副载波同步、图象处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已成为锁相技术发展的方向。

所谓数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。 数字锁相环的优点是电路最简单有效,可采用没有压控的晶振,降低了成本,提高了晶振的稳定性。但缺点是和模拟锁相环一样,一旦失去基准频率,输出频率立刻跳回振荡器本身的频率;另外还有一个缺点,就是当进行频率调整的时候，输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。随着大规模、超高速的数字集成电路的发展，为数字锁相环路的研究与应用提供了广阔空间。由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。

锁相环是一个相位反馈控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的;此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为三阶锁相环(简称PLL)。三阶锁相环主要由数字鉴相器、可逆计数器、频率切换电路及N分频器四部分组成。其中可逆计数器及N分频器的时钟由外部晶振提供。不用VCO，可大大减轻温度及电源电压变化对环路的影响。同时，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。

一阶三阶锁相环的基本结构如图所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。

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