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实验五 任意进制计数器的设计

5.1 实验目的

1.进一步熟悉集成十进制计数器的逻辑功能和各控制端的作用。 2.掌握用集成计数器实现任意模计数器的方法。 3.熟悉集成计数器的级联方法。 5.2 实验设备

1.74LS161; 2.74LS192; 3.74LS00; 4.74LS20。

5.3 基础知识要点及参考电路

常用的集成计数器均有典型的产品,不必自己设计。如需要其他任意一种进制的计数器时,可以用已有的计数器外添加适当的反馈逻辑电路而构成。用模值为M进制计数器实现N进制计数器且M>N时,必须设法跳过(M-N)个状态,可用反馈置零法或反馈置数法;若N>M,则要用多片M进制计数器来实现,片间的级联方法有串行进位、并行进位、整体置零和整体置数几种方式。

1.反馈清零法

反馈清零法适用于有清零功能的计数器。在计数过程中,若将某中间状态N1反馈到清零输入端,计数器的输出将立即回到0000状态,计数器将开始重新计数。若为异步清零功能计数器,则实现的进制为N = N1;若为同步清零功能,则实现的进制为N = N1-1。

四位二进制同步计数器74LSl61的外引线排列如图5.1所示,具有异步清零功能。图5.2电路的工作状态为0000-0110,构成了七进制计数器。

VccCOQoQ1Q2Q3ETT__LD74LS161CRCP D0 D1D2D3ETPGND

图5.1 74LSl61的外引线排列图

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&+VCC+VCC&Q0Q1CRQ2Q3ETPET1LDCPETPET1CRQ0Q1Q2Q3LDD2D374LS16174LS161D0D1CP

图6.7.2 图图图图图图161图图5.2 反馈清零法(161) 图5.3 反馈置数法(161)

图6.7.3 图图图图图图161图

2.反馈置数法

反馈置数法有两种形式:利用预置数端LD或进位位输出端CO实现。适用于有预置数或进位位功能的计数器。

(1)利用预置数端LD构成:当计数器计到(N-1)时,通过反馈逻辑使LD=0,则当第十个CP到来时,计数器输出端为Q0Q1Q2Q3 = D0D1D2D3。电路如图5.3,工作状态为0000-0110,构成了七进制计数器。

(2)利用进位位输出端CO构成:当反馈逻辑通过进位位输出端CO实现时,即D3D2D1D0预置为M补,M

= M - N。电路如图5.4。

1+VCCETPET1CRCO74LS161D00D11D21D30LDCP

图图6.7.4 进位置补法(1615.4 进位置补法 )3.级联法

当所需计数器M值大于集成计数器本身二进制计数器的最大值(模)时可采用级联法构成任意进制计数器。级联可分为串行进位和并行进位两种。串行进位的级联电路如图5.5所示,并行进位(也称超前并行进位)的级联电路如图5.6所示。后者与前者的速度有较大提高。

&+VCC+VCC&&ETPET1LDQ0Q1Q2Q3CRCPETPET1LDQ0Q1Q2Q3CRCP74LS16174LS161CP 图6.7.5 5.5 串行进位的级联电路串行进位的级联电路

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&+VCC&&Q0+VCCLDCPQ1Q2Q3CRETPET1LDQ0Q1Q2Q3CRCP74LS161ETPET174LS161CP

图5.6 并行进位的级联电路 图6.7.6 并行进位的级联电路

4.74LS161

74LS161是4位二进制同步计数器,它的主要功能有 (1)同步清除。当CR=0时Q0Q1Q2Q3=0000。

(2)同步预置。当CR=1,LD=0时在CP上升沿作用下,Q0Q1Q2Q3=D0D1D2D3。 (3)计数。当CR=1,LD=1,TEr=1, TET=1时,对CP脉冲实现同步计数。

(4)保持。当CR=1,LD=1若TEr=0,或TET=1时,计数器禁止计数,为保持状态。其外引线排列图如图5.1所示,CO为进为输出端,74LS161的功能表见表5.2。

5.74LS192

74LS192是同步十进制可逆计数器,具有双时钟输入,并具有清除和置数等功能,其引脚排列及逻辑符号5.7所示,功能表见表5.1。

VCC16D015CR14BO13CO12LD11D210D3974LS1921D12Q13Q04CPD5CPU6Q27Q38GND图6.7.7 74LS192的外引线排列图

图5.7 74LS192外引脚排列

(1)当清除端CR为高电平“1”时,计数器直接清零。

(2)当CR为低电平,置数端LD也为低电平时,数据直接从置数端D0 D1 D2 D3置入计数器。 (3)当CR为低电平,LD为高电平时,执行计数器功能。执行加计数时,减计数端CPD接高电平,计数器脉冲CPU输入。执行减计数时,加计数端CPU接高电平,计数脉冲由减计数端CPD输入。

表5.1 输入 输出 CR 1 0 0 0

LD CPL × × ↑ 1 CPD × × ↑ D3 × d × × D2 × c × × D1 × b × × D0 × a × × Q3 0 d Q2 0 c Q1 0 b Q0 0 a × 0 1 1 加计数 减计数 23

5.4 实验内容及要求

1.计数器74LSl61功能测试(计数、清零、置数、使能及进位)

根据预习中设计好的测试电路连接,按表5.2要求验证。CP脉冲选用手动单次脉冲式1Hz正方波,输出接电平显示或用数码管显示。

表5.2

输入 输出 功能 CLR LD ENP ENT CLK A B L × × × × × × H L × × ↑ a b H H L × × × × H H × L × × × H H H H ↑ × × QAn+1 × × L C D c d × × × × × × a QBn+1 L b QCn+1 L c QDn+1 L d RCO L # # 异步清零 同步预置 保持 保持 同步计数 QAn QAn QBn QBn QCn QCn QDn QDn L # 加1计数 2.分别按照图5.2、图5.3、图5.4接线,验证用清零复位法、置位法、CO置补法构成十进制计数器。 3.试用74LS161及基本逻辑门电路实现十进制计数器要求: (1)利用异步清零端CR实现。

(2)利用同步置数端LD实现,反馈逻辑由输出端Q3Q2Q1Q0构成,从0000开始计数。 (3)利用同步置数端LD实现,反馈逻辑由输出端Q3Q2Q1Q0构成,从0101开始计数。 (4)利用同步置数端LD实现,反馈逻辑由进位输出端CO构成。 4.利用74LS161及基本逻辑门构成六十进制计数器,要求: (1)计数前清零。

(2)用串行进位和并行进位两种方式设计。

5.利用74LS192及基本逻辑门构成二十四进制计数器,要求: (1)设计二十四进制加法计数器,实现由00-23累加计数。 (2)设计二十四进制减法计数器,实现由23-00递减计数。 5.5 实验报告要求

1.预习报告的要求

实验名称、实验内容、试验线路、电路元件和电源的参数、相应测量数据的表格。 2.讨论并完成下面工作:

(1)总结集成计数器74LSl61和74LSl92的使用体会。 (2)总结利用集成计数器实现N进制计数器的使用体会

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