题7.6图

解：设加入巴克码移位寄存器识别器的码为0000000011100100000000

t1、t2、t3、?、tn分别对应1、2、3、?、n个码元时间，移位寄存器状态见表7.7，

分析：巴克码识别器中，当输入数据的“1”存入移位寄存器时，“1”端的输出电平为＋1，“0”端的输出电平为－1；反之，当输入数据的“0”存入移位寄存器时，“1”端的输出电平为－1，“0”端的输出电平为＋1。各移位寄存器输出端的接法和巴克码识别器的规律一致。识别器的相加输出波形及判决器输出波形如图7.7所示。

表7.7 时间 移位寄存器编号 1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 －1 －1 －1 2 -1 -1 -1 -1 -1 -1 -1 -1 -1 +1 +1 3 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 －1 4 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 5 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 6 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 7 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 -1 输出 -1 -1 -1 -1 -1 -1 -1 -1 －3 －1 －3 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 t14 t15 t16 t17 t18 t19 t20 t21 t22

＋1 ＋1 －1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 +1 -1 -1 ＋1 -1 -1 -1 -1 -1 -1 -1 －1 －1 ＋1 ＋1 －1 ＋1 ＋1 ＋1 ＋1 ＋1 ＋1 －1 －1 －1 ＋1 ＋1 －1 ＋1 ＋1 ＋1 ＋1 ＋1 -1 ＋1 ＋1 ＋1 －1 －1 ＋1 -1 -1 -1 -1 -1 -1 ＋1 ＋1 ＋1 －1 －1 ＋1 -1 -1 -1 -1 -1 -1 ＋1 ＋1 ＋1 －1 －1 ＋1 -1 -1 －3 －3 －1 ＋7 -1(1) -1 ＋1 ＋1 ＋1 －1 －1

图7.7

7.8 画出DSB系统提取载波的发送端插入导频信号的方框图以及接收端提取载波与信号解

调的方框图；画出VSB系统插入导频的位置及提取同步载波及解调方框图。

解：(a)DSB插入导频及提取载波和信号解调的方框图如图7.8(a)、(b)所示；

(b)VSB插入导频的频谱特性；VSB插入导频及提取载波和信号解调的方框图如图

7.8(c)、(d)所示。

(a)DSB插入导频

(b)DSB载波提取和解调

在VSB信号中插入导频不能位于fc处，因为它将受到fc处信号的干扰，只能在H(f)~f传输特性的两侧分别插入两个f1和f2，按下述方法选择f1、f2。

f1?(fc?fm)??f1 f2?(fc?fr)??f2

(c)残留边带频谱

(d)VSB载波提取和解调 图7.8

实践项目

1、用数字锁相法提取位同步信号，其实现方框图如下图1所示：

图1 数字锁相环位同步提取原理方框图

要求完成的内容有：

1) 完成原理方框图中各部分单元电路的设计； 2) 完成位同步信号提取的电路原理图模型设计；

3) 由电路原理图模型进行VHDL时序仿真，获得时序仿真波形图。（可选）

习题

8-1．若二维奇偶校验码中的码元错误位置发生情况如图题1所示，请问能否将这些错误检测出来？

解：不能检测出这些错误。因为在二维奇偶校验码中，只有当每行或每列中有奇数个错