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3.4、数字钟设计的RTL电路：

图2

从RTL电路中可以看到，通过综合后系统模块划分为分频模块、秒计数模块、分计数模块、时计数模块、闹钟模块，数据选择输出模块，由于系统设计时硬件平台选用的是模式0，显示部由硬件译码。分频模块产生正常走时的1Hz频率与校时用的5Hz频率，时分秒计数都可有外部按键清零，时分可分别进行校时，闹钟模块可根据需要设置闹铃时间，输出部分采用了数据选择器，用于选择输出正常走时或闹钟设置时间。

四、设计步骤

步骤1：输入设计项目和存盘

打开QUARTUSII，单击“file”菜单，将鼠标移到New Project Wizard 选项单击则显示如图3

图3 建立 New Project

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在第一栏选择或写入工程文件名，第二、三栏中建立项目名和实体名，工程文件不能包含中文字符，项目名和实体必须保持一致，然后选择目标器件如图4

图4选择没标器件

目标器件一定要与实际所用器件一致，最后点击finish完成弹出图5

图5建立VHDL文件 步骤2：输入程序并运行编译;

在工具栏中点击file→new，选择VHDL File，点击确定建立VHDL文件，在里面键入程序，如图6

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图6 输入程序

输入完程序以后点击工具栏中的保存，再点击右方一个紫色的三角符号“

”，然后运行程序，如果程序出现错误在改正。编译通过后如图7

7 通过编译 步骤3：时序仿真：

1．建立波形文件：选择File->New，在Other File里选择Vector Waveform File，单击OK建立波形文件，在Edit->End Time选项中为仿真设置仿真时间。双击Name下的空白处，弹出Insert Nod or Bus对话框，单击Node Finder如图

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7

图7 选择添加结点设置

在图8所示选定各个选择项。

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