类MIPS单周期微处理器设计

实验报告

专业：电子信息工程 班级：卓越1201班 学号： U201213500 姓名： 钟 远 维

一、 实验目的

1. 2. 3. 4.

了解微处理器的基本结构

掌握哈佛结构的计算机工作原理 学会设计简单的微处理器

了解软件控制硬件工作的基本原理

二、 实验任务

利用HDL语言，基于Xilinx FPGA nexys4实验平台，设计一个能够执行以下MIPS指令集的单周期类MIPS处理器，要求完成所有支持指令的功能仿真，验证指令执行的正确性，要求编写汇编程序将本人学号的ASCII码存入RAM的连续内存区域

——支持基本的内存操作如lw，sw指令

——支持基本的算术逻辑运算如add，sub，and，or，slt，andi指令 ——支持基本的程序控制如beq，j指令

三、 微处理器各模块设计

M0UX1M1UX0+PC的高4位32位28位4 add26位 add左移两位M1UX0左移两位指令[25:0]指令[25:21]指令[20:16]1MU0XPC指令[15:11]指令写数据寄存器1数据读寄存器1地址读寄存器2地址寄存器2数据写寄存器地址MUX ALUzero寄存器组数据总线数据总线地址总线指令[15:0]地址总线16位符号扩展32位ALU控制译码数据存储器指令存储器RegDst指令[5:0]RegWrite指令[31:26]控制器ALUSrcALUOp[1:0]MemToRegMemWriteMemReadBranchJump

各模块的框图结构如上图所示。由图可知，该处理器包含指令存储器、数据存储器、寄存器组、ALU单元、符号数扩张、控制器、ALU控制译码以及多路复用器等。图中还忽略了一个单元：时钟信号产生器，而且以上各个部件必须在时钟信号的控制下协调工作。

1. 指令存储器的设计

指令寄存器为ROM类型的存储器，为单一输出指令的存储器。因此其对外的接口为clk、存储器地址输入信号（指令指针）以及数据输出信号（指令）。

（1）在IP wizard 中配置ROM，分配128个字的存储空间，字长为32位宽。

（2）选择输入具有地址寄存功能，只有当时钟上升沿有效时，才进行数据的输出。

（3）配置ROM内存空间的初始化COE文件。最后单击Generate按钮生成IROM模块。

2. 数据存储器的设计

数据存储器为RAM类型的存储器，并且需要独立的读写控制信号。因此其对外的接口输入信号为clk、we、datain、addr；输出信号为dataout。 数据存储器基本建立过程同ROM的建立。

3. 寄存器组设计

寄存器组是指令操作的主要对象，MIPS中一共有32个32位寄存器。在指令的操作过程中需要区分Rs、Rt、Rd的地址和数据，并且Rd的数据只有在寄存器写信号有效时才能写入，因此该模块的输入为clk、RegWriteAddr、RegWriteData、RegWriteEn、RsAddr、RtAddr、reset；输出信号为RsData、RtData。

由于$0一直输出0，因此当RsAddr、RtAddr为0时，RsData以及RtData必须输出0，否则输出相应地址寄存器的值。另外，当RegWriteEn有效时，数据应该写入RegWriteAddr寄存器。并且每次复位时所有寄存器都清零。 代码如下： module regFile(

input clk, input reset,

input [31:0] regWriteData, input [4:0] regWriteAddr, input regWriteEn, output [31:0] RsData, output [31:0] RtData, input [4:0] RsAddr, input [4:0] RtAddr );

reg[31:0] regs[0:31];

assign RsData = (RsAddr == 5'b0)?32'b0:regs[RsAddr]; assign RtData = (RtAddr == 5'b0)?32'b0:regs[RtAddr];

integer i;

always @(posedge clk) begin if(!reset) begin if(regWriteEn==1) begin regs[regWriteAddr]=regWriteData; end end else begin for(i=0;i<31;i=i+1) regs[i]=0; regs[31]=32'hffffffff; end end endmodule

4. ALU设计

在这个简单的MIPS指令集中，微处理器支持add、sub、and、or、slt运算指令，需要利用ALU单元实现运算，同时数据存储指令sw、lw也需要ALU单元计算存储器地址，条件跳转指令beq需要ALU来比较两个寄存

器是否相等。所有这些指令包含的操作为加、减、与、或小于设置5种不同的操作。

该模块根据输入控制信号对输入数据进行相应的操作，并获得输出结果以及零标示，由于MIPS处理器ALU单元利用4根输入控制线的译码决定执行何种操作，因此该模块的接口为： 输入：input1(32bit),input2(32bit),aluCtr(4bit) 输出：zero(1bit),alluRes(32bit) 代码如下： module ALU(

input [31:0] input1, input [31:0] input2, input [3:0] aluCtr, output [31:0] aluRes, output zero );

reg zero;

reg[31:0] aluRes;

always @(input1 or input2 or aluCtr) begin case(aluCtr) 4'b0110: begin aluRes=input1-input2; if(aluRes==0) zero=1; else zero=0; end 4'b0010: aluRes=input1+input2; 4'b0000: aluRes=input1&input2; 4'b0001: aluRes=input1|input2; 4'b1100: aluRes=~(input1|input2); 4'b0111: begin if(input1

aluRes = 0; endcase end endmodule

5. ALU控制设计

ALU单元对应以上5种操作的编码如表所示： 输入信号 操作类型 0000 与 0001 或 0010 加 0110 减 0111 小于设置 通过2位操作类型码以及6位指令功能码就可以产生ALU单元的4位控制信号。它们之间的对应关系如表所示：

因此该模块的主要功能就是根据译码控制单元产生2位操作码以及6位功能码产生4位ALU控制信号，接口为： 输入：aluop(2bit),funt(6bit) 输出：aluctr(4bit) 代码为： module aluctr(

input [1:0] ALUOp, input [5:0] funct, output [3:0] ALUCtr );

reg[3:0] ALUCtr;

always @(ALUOp or funct) casex({ALUOp,funct}) 8'b00xxxxxx:ALUCtr=4'b0010; 8'b01xxxxxx:ALUCtr=4'b0110; 8'b11xxxxxx:ALUCtr=4'b0000;

8'b10xx0000:ALUCtr=4'b0010; 8'b10xx0010:ALUCtr=4'b0110; 8'b10xx0100:ALUCtr=4'b0000; 8'b10xx0101:ALUCtr=4'b0001; 8'b10xx1010:ALUCtr=4'b0111; endcase endmodule

6. 控制器设计

控制器输入为指令的opCode字段，即操作码。操作码经过主控制单元的译码，给ALUCtr、Data、Memory、Registers、Muxs等部件输出正的控制信号。

微处理器在执行不同指令时，哥哥控制信号相对应的状态表如下：

因此该模块的接口为： 输入：opcode(6bit) 输出：alusrc,memtoreg,regwrite,memread,memwrite,branch,,aluop[1:0],jmp 代码为：

module ctr(

input [5:0] opCode, output regDst, output aluSrc,

output memToReg, output regWrite, output memRead, output memWrite, output branch, output [1:0] aluop, output jmp ); reg regDst; reg aluSrc; reg memToReg; reg regWrite; reg memRead; reg memWrite;

reg branch; reg[1:0] aluop; reg jmp;

always @(opCode) begin

case(opCode) 6'b000010://jmp begin regDst=0; aluSrc=0; memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=0; aluop=2'b00; jmp=1; end 6'b000000://R begin regDst=1; aluSrc=0; memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0; aluop=2'b10; jmp=0; end 6'b100011://lw begin regDst=0; aluSrc=1; memToReg=1; regWrite=1; memRead=1; memWrite=0; branch=0; aluop=2'b00; jmp=0; end

6'b101011://sw begin regDst=0; aluSrc=1;

memToReg=0; regWrite=0; memRead=0; memWrite=1; branch=0; aluop=2'b00; jmp=0; end

6'b000100://beq begin regDst=0; aluSrc=0;

memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=1; aluop=2'b01; jmp=0; end

6'b001100://andi begin regDst=0; aluSrc=1;

memToReg=0; regWrite=1; memRead=0; memWrite=0; branch=0; aluop=2'b11; jmp=0; end

default: begin regDst=0; aluSrc=0;

memToReg=0; regWrite=0; memRead=0; memWrite=0; branch=0; aluop=2'b00; jmp=0; end endcase end endmodule

7. 符号数扩展

将16位有符号扩展为32位有符号数。带符号扩展只需要在前面补足符号即可。 代码为：

module signext(

input [15:0] inst, output [31:0] data );

assign data=inst[15:15]?{16'hffff,inst}:{16'h0000,inst}; endmodule

8. 顶层模块

顶层模块需要将前面多个模块实例化，通过导线以及多路复用器将各个部件连接起来，并且在时钟的控制下修改PC的值，PC是一个32位的寄存器，每个时钟沿自动增加4。

多路复用器MUX直接通过三目运算符实现： Assign OUT = SEL?INPUT1:INPUT2;

其中，OUT、SEL、INPUT1、INPUT2都是预先定义的信号。 代码如下： module top(

input clkin, input reset );

reg[31:0] pc,add4; wire choose4;

wire[31:0] expand2,mux2,mux3,mux4,mux5,address,jmpaddr,inst; wire[4:0] mux1; //wire for controller

wire reg_dst,jmp,branch,memread,memwrite,memtoreg; wire[1:0] aluop;

wire alu_src,regwrite;

//wire for aluunit wire zero;

wire[31:0] aluRes; //wire for aluctr wire[3:0] aluCtr; //wire for memory

wire[31:0] memreaddata; //wire for register

wire[31:0] RsData,RtData; //wireforext

wire[31:0] expand;

always @(negedge clkin) begin if(!reset) begin pc=mux5; add4=pc+4; end else begin pc=32'b0; add4=32'h4; end end

ctr mainctr( .opCode(inst[31:26]), .regDst(reg_dst), .aluSrc(alu_scr), .memToReg(memtoreg), .regWrite(regwrite), .memRead(memread), .memWrite(memwrite), .branch(branch), .aluop(aluop), .jmp(jmp));

ALU alu(.input1(RsData), .input2(mux2), .aluCtr(aluCtr), .zero(zero), .aluRes(aluRes));

aluctr aluctr1(.ALUOp(aluop), .funct(inst[5:0]),

.ALUCtr(aluCtr));

dram dmem( .a(aluRes[7:2]), .d(RtData), .clk(!clkin), .we(memwrite), .spo(memreaddata) );

irom_number imem( .a(pc[8:2]), .clk(clkin), .spo(inst) );

regFile regfile( .RsAddr(inst[25:21]), .RtAddr(inst[20:16]), .clk(!clkin), .reset(reset), .regWriteAddr(mux1), .regWriteData(mux3), .regWriteEn(regwrite), .RsData(RsData), .RtData(RtData) );

signext signext(.inst(inst[15:0]),.data(expand));

assign mux1=reg_dst?inst[15:11]:inst[20:16]; assign mux2=alu_scr?expand:RtData;

assign mux3=memtoreg?memreaddata:aluRes; assign mux4=choose4?address:add4; assign mux5=jmp?jmpaddr:mux4; assign choose4=branch&zero; assign expand2=expand<<2;

assign jmpaddr={add4[31:28],inst[25:0],2'b00}; assign address=pc+expand2; endmodule

四、 Rom汇编程序设计

下面以将本人学号U201213500的ASCII码存入RAM的连续内存区域编写为汇编程序为例：

编辑MIPS汇编源代码： 采用ultraedit编辑汇编源程序代码，并保存为number.asm文件。代码如下：

main:

andi $2,$31,85 #U sw $2,0($3)

andi $2,$31,50 #2 sw $2,4($3)

andi $2,$31,48 #0 sw $2,8($3)

andi $2,$31,49 #1 sw $2,12($3)

andi $2,$31,50 #2 sw $2,16($3)

andi $2,$31,49 #1 sw $2,20($3)

andi $2,$31,51 #3 sw $2,24($3)

andi $2,$31,53 #5 sw $2,28($3)

andi $2,$31,48 #0 sw $2,32($3)

andi $2,$31,48 #0 sw $2,36($3) j main

获取机器代码，并保存为coe文件： 利用QtSpim装载number.asm，并测试功能是否正常。装载之后的用户代码段在QtSpim中的结构如附图所示：

提取的用户代码对应的机器码，并把j main指令对应的机器码0x08100009修改为0x08000000。 将上述机器指令保存在ultraedit中新的文件中，添加coe文件头描述语句，完成后的完整coe文件内容如下：

MEMORY_INITIALIZATION_RADIX=16; MEMORY_INITIALIZATION_VECTOR= 33e20055, ac620000, 33e20032, ac620004, 33e20030, ac620008, 33e20031, ac62000c, 33e20032, ac620010, 33e20031, ac620014, 33e20033, ac620018, 33e20035, ac62001c, 33e20030, ac620020, 33e20030, ac620024, 08000000,

将该文件保存为coe文件，即number.coe。至此，coe文件制作完成。

最后，把coe文件导入irom中，如下图所示：

五、 模块仿真

1. 寄存器组仿真：

建立仿真代码，在自动生成的激励代码基础上加入功能仿真需要的代码：reset测试、写入测试、输出测试等、完整代码如下：

module regsim; // Inputs reg clk; reg reset; reg [31:0] regWriteData; reg [4:0] regWriteAddr; reg regWriteEn; reg [4:0] RsAddr; reg [4:0] RtAddr; // Outputs wire [31:0] RsData; wire [31:0] RtData; // Instantiate the Unit Under Test (UUT) regFile uut ( .clk(clk),

.reset(reset), .regWriteData(regWriteData), .regWriteAddr(regWriteAddr), .regWriteEn(regWriteEn), .RsData(RsData), .RtData(RtData), .RsAddr(RsAddr), .RtAddr(RtAddr) ); integer i; initial begin // Initialize Inputs clk = 0; reset = 0; regWriteData = 0; regWriteAddr = 0; regWriteEn = 0; RsAddr = 0; RtAddr = 0; // Wait 100 ns for global reset to finish #100; // Add stimulus here regWriteData=32'h55aaaa55; regWriteEn=1; reset=1; #100; reset=0; end

parameter PERIOD = 20; always begin clk = 1'b0; #(PERIOD/2) clk = 1'b1; #(PERIOD/2); end always begin for(i = 31; i>= 1; i=i-1) begin regWriteAddr = i; RsAddr=i; #PERIOD; end end endmodule

仿真结果如下：

下图可以观察到Reset为高电平状态。Reset高电平状态下输出数据为0，表示Reset有效地工作了。Reset信号无效后，正常输入和输出数据。

第一次for循环的地址范围输出数据在时钟低电平时输出0，高电平输出0x55aaaa55，如下图所示，表明数据正确地在时钟上升沿写入的。之后一直输出的数据与写入的数据相同，表明数据都正确地保存在寄存器组中。

2. 控制器仿真：

控制器仿真需要包含所有case的输入，仿真激励文件修改代码后，如下：

module ctrsim; // Inputs reg [5:0] opCode;

// Outputs wire regDst; wire aluSrc; wire memToReg; wire regWrite; wire memRead; wire memWrite; wire branch; wire [1:0] aluop; wire jmp; // Instantiate the Unit Under Test (UUT) ctr uut ( .opCode(opCode), .regDst(regDst), .aluSrc(aluSrc), .memToReg(memToReg), .regWrite(regWrite), .memRead(memRead), .memWrite(memWrite), .branch(branch), .aluop(aluop), .jmp(jmp) ); initial begin // Initialize Inputs opCode = 0; // Wait 100 ns for global reset to finish #100; opCode=6'b000010;//jump #100; opCode=6'b000000;//R #100; opCode=6'b100011;//lw #100; opCode=6'b101011;//sw #100; opCode=6'b000100; end endmodule

所有case下的仿真波形如图所示，将该波形图与之前的表格对吧发现功能正确。

3. 顶层仿真：

激励代码如下： module topsim;

// Inputs reg clkin; reg reset; // Instantiate the Unit Under Test (UUT) top uut ( .clkin(clkin), .reset(reset) ); initial begin // Initialize Inputs clkin = 0; reset = 0; // Add stimulus here #100; reset = 1; #100; reset = 0; end

parameter PERIOD = 20; always begin clkin = 1'b0; #(PERIOD/2) clkin = 1'b1; #(PERIOD/2); End

endmodule

Top模块仿真波形如下：

首先查看指令执行顺序是否正确，验证跳转指令。 从上图可以看到指令存储器地址a[9:0]从0到8循环，表明指令从第0条顺序执行到第8条之后跳转到第0条信号执行。这是由于在指令存储器中存入了如下代码： main: add $4,$2,$3 #0号指令 lw $4,4($2) #1号指令 sw $2,8($2) #2号指令 sub $2,$4,$3#3号指令 or $2,$4,$3#4号指令 and $2,$4,$3#5号指令 slt $2,$4,$3#6号指令 beq $4,$3,exit #7号指令 j main #8号指令 exit:lw $2,0($3) #9号指令 j main #10号指令 并且将数据存储器的内存空间初始化为0x55555555了。由于1号指令将$4从内存中读出数据为0x55555555，而$3一直为0，执行到7号指令时不相等，从而顺序执行8号j指令的结果。 然后在查看各条指令执行结果，1、3、4、5、6号指令都将修改寄存器的值，因此可以查看寄存器模块的regWriteData为0x55555555，regWriteAddr为04，且RegWriteEnd为1，表示将对4号寄存器写入数据0x55555555，这正是我们想要的结果。

4. 加学号至RAM的仿真：

把coe文件导入ROM后，通过仿真，可以得到以下的仿真波形：

从ISim视图猖狂选择memory，选择ram_data模块，可以看到本人的学号U201213500已经存进RAM中了：

六、 心得体会

通过这次实验，我了解了微处理器的基本结构，掌握了哈佛结构的计算机工作原理，学会了设计简单的微处理器，同时，了解了软件控制硬件工作的基本原理。

在本次实验过程中，我在语法的编译中，遇到了一点问题，但是能够在比较快速的时间内解决掉。我个人认为，本次实验成功的关键，应该是对实验原理的理解，和对课本知识的学以致用。而且，同学之间的交流和一些相关的资料也是实验的关键。

这个实验总体来讲，是比较有挑战性的，特别是遇到MIPS微处理器的结构方面的问题的时候。还有是通过汇编语言，写存入学号到RAM里的过程也是有点难度。但经过对实验原理的理解后，还是能够顺利地完成了。

希望下一次实验，也会一样顺利地完成。