CDAB00001010110100010000110110(3)
9.(1)
(2)
101111
F2?B'C'D'?AD?AB'?((B'C'D')'(AD)'(AB')')'ABC000111100110111101
F3?B'?C'?(BC)'
CDAB0001111000111001010011XXXX1010XX
F1?AD'?A'C'D?A'B'C'?A'B'D
CDAB0000001111010001111111XXXX1001XX
F2?B?C'D
(3)
ABC000001011X1011X111
F3?A?B
第二章
一、填空题
1．CAD，CAE，设计自动化。 2．实体，结构体。 3．英文字母。
4．变量，信号。 5．顺序，并行。 二、分析与计算题
1. VHDL语言程序的基本结构可以分成几部分？简要说明各部分的作用。 解：基本结构一般由库、程序包、实体、结构体和配置5个部分构成。
库是一种用来存放预先编译好的程序包和数据集合的仓库；程序包用于存放各设计模块都能共享的数据类型、常数和子程序等。实体描述设计实体的输入输出接口信号或引脚；结构体描述设计实体的内部结构以及实体端口间的逻辑关系；配置决定选用哪一个结构体。 2. 举例说明结构体的基本格式是什么？
解：结构体的基本格式：
ARCHITECTURE 结构体名 OF 实体名 IS [说明语句] BEGIN
[功能描述语句] END 结构体名； 例：2输入或门 Library IEEE;
Use IEEE.std_logic_1164.all;
ENTITY or2 IS --or2是实体名称
PORT(a,b: IN std_logic; --定义端口输入量a,b是标准的逻辑位类型 y:OUT std_logic) --定义端口输出量y是标准的逻辑位类型 END ENTITY or2;
ARCHITECTURE ex2 OF or2 IS --ex2是结构体名称 BEGIN
y <= a ORb; --功能描述语句 END ARCHITECTURE ex2;
3.简要说明QuartusⅡ9.0设计数字系统的基本过程
解：1. 逻辑设计。首先要使用数字电路的基本设计方法设计数字系统，组合逻辑用组合逻辑的设计方法，时序逻辑用时序逻辑的设计方法。设计完成后，使用硬件描述语言（Verilog或VHDL）输入QuartusII进行综合。
2. 仿真验证阶段。编译无误后，使用调试工具（QuartusII自带的向量波形文件或ModelSim）对综合生成的结果进行仿真。首先进行功能仿真（Functional Simulation）以验证逻辑是否正确。功能仿真无误后，进行时序仿真（Timing Simulation）验证电路功能是否正常。
3. 下载调试阶段。时序仿真结果无误后，将生成的电路下载进入对应的FPGA或CPLD芯片中，进行管脚分配，所有工作完成后进行调试，若调试有误，则查找原因返回步骤1或步骤2修改设计；若调试无误则数字系统设计完成。
或者从下面6个方面介绍：
1. 创建工程文件；2. VHDL代码输入；3. 编译工程文件；4. 仿真；5. 引脚分配； 6. 器件编程。 第三章
一、填空题
1．OC，电源，负载。
2．饱和区，转折区，线性区，截止区。 3．高电平，低电平，高阻。
4．单，双极。
5．低，简单 ，大规模。 6．74LS，兼容。
7．与门阵列，或门阵列。
8．与门阵列，或门阵列，输出逻辑宏单元。
9．复杂可编程逻辑器件，现场可编程门阵列。 二、分析与计算题
1. 如何判断晶体三极管处于放大、饱和和截止状态？
解：（1）放大状态：静态工作点设置在线性放大区，工作在小信号条件下。发射结为正向偏置（对NPN管VBE>0），集电结为反向偏置（对NPN管VBC<0）。集电极电流IC与基极电流IB成正比（IC=βIB）。
（2）饱和状态：静态工作点处于饱和区，工作在大脉冲信号条件下。发射结和集电结均处于正向偏置。IC=IC(sat) <βIB IC(sat)≈VCC/RC。管压降VCE(sat)≈0。（对NPN硅管VBE=0.7V，VCE(sat)≤0.3V）。
（3）截止状态：静态工作点处于截止区，对NPN硅管VBE≤0V。发射结和集电结均处于反向偏置。IB≤0，IC≤ICEO≈0。VCE≈VCC。
2.TTL与非门有哪些主要外部特性?TTL与非门有哪些主要参数？
解：主要表现为描述与非门电路输出电压与输入电压之间的对应关系的电压传输特性曲线，由截止区、线性区、过渡区、饱和区四部分构成。
主要参数包括输出高电平电压、输出低电平电压、关门电平电压、开门电平电压、阈值电压、噪声容限等。
3.什么是线与？什么是总线结构？如何用三态输出门实现数据双向传输？
解：在实际使用中，可直接将几个逻辑门的输出端相连，这种输出直接相连，实现输出与功能的方式称为“线与”。
通过数据传送通路进行归并，将多个信息源分时传送数据流到多个目的地的传输通路。
若干个三态门挂在一条传输线上，其中一个是工作状态，其余的是高阻状态，这样数据就可以向接收端传输。这些三态门采用分时的工作方式，可以使用同一条传输线传输数据。如果这些三态门具有双向功能，每一个三态门既可以发送数据，也可以接收数据。
4. CMOS反相器的电路结构?CMOS反相器有哪些特点？
解：CMOS反相器是由一个增强型NMOS管TN和一个PMOS管TP按互补对称形式连接而成。两管的栅极相连作为反相器的输入端，漏极相连作为输出端，TP管的衬底和源极相连接电源VDD，TN管的衬底与源极相连后接地，一般地VDD>(UTN+|UTP|)，(UTN和|UTP|是TN和TP的开启电压)。 CMOS反相器具有以下几个特点：
（1）无论输入是高电平还是低电平，TN和TP两管中总是一个管子截止，另一个导通，流过电源的电流仅是截止管的沟道泄漏电流，因此，静态功耗很小。
（2）两管总是一个管子充分导通，这使得输出端的等效电容能通过低阻抗充放电，改善了输出波形，同时提高了工作速度。
（3）由于输出低电平约为0V，输出高电平为VDD，因此，输出的逻辑幅度大。
5. CMOS传输门的电路结构?如何实现高、低电平的传输？
解：CMOS传输门由一个NMOS管TN和一个PMOS管TP并联而成。
设两管的开启电压UTN=UTP。如果输入信号ui的变化范围为0~VDD，控制端C与C?的高电平设置为VDD，低电平设置为0。并将TN的衬底接低电平0V，TP的衬底接高电平VDD。 传输门的通过对控制端C与C?接高低电平不同从而实现信号的传输：
C?接低电平0V时， （1）当C端接高电平VDD时，若0 TP导通，可见ui在0~VDD的范围变化时，TN和TP中至少有一个导通，将输入电压传到输出端，uo=ui。 （2）当C端接低电平0V时，C?接高电平VDD时，ui在0~VDD的范围变化时，TN与TP都截止，输出呈高阻状态，输入电压不能传到输出端，相当于开关断开。