计算机组成原理——习题与解析 第八章 接口 邵桂芳

解：（1）中断申请逻辑电路如图8.19所示。

图8.19

用软件方式排队判优，所需硬件非常简单，只需一个或门和一个存放8个请求信号的寄存器即可。或门的输出可判别有无中断请求。若有，再通过程序对寄存器中对应位进行检测：在程序中，位置在前检测的则其优先级别高。 (2)利用软件进行查询，其流程图如图8.20所示。

9．设有A、B、C三个中断源，其中A的优先权最高，B的优先权次之，C的优先权最低，请分别用链式和独立请求方式设计判优电路。

解：（1）链式判优电路如图8.21所示。这种判优是在CPU响应中断之后才进行的，CPU的响应信号INTA串行地依次连接所有中断源，中断源有中断请求，则封锁INTA信号，同时产生该中断源的中断请求识别信号；若无中断请求，则把INTA信号传给一个中断源。

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（2）独立请求的中断判优逻辑电路如图8.22所示。

其中：A中断若有请求，则通过低位信号把B、C中断请求直接封锁，若无中断请求，则B中断有请求即可向CPU发出，同时利用低位信号封锁C中断的中断请求。

10．图8.23是用中断源按优先顺序编码实现多重中断控制的原理图，试分析其工作过图8.23 按优先顺序编码实现多重中断控制

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解：图8.23中2-4译码器对PSW中的优先编码PIP0进行译码，译码器的四个输出均为低有效，用来控制四个中断请求。当现行程序优先级为3时，将封锁A、B、C、D所有的中断请求；当现行程序优先级为2时，封锁B、C、D的中断请求，只有当A有请求时能够响应：当现行程序优先级为1时，封锁C、D的中断请求，若A有请求时响应A，若B有请求时响应B，依次类推。因此，在该中断系统中实际的优先顺序由高至低依次为：

CPU 3 INTR 3(A) CPU 2 INTR 2(B) CPU 1 INTR 1(C) CPU 0

INTR 0(D)

11．图8.24是用中断源的屏蔽位实现多重中断控制的原理图，试分析其工作过程。 解：此中断系统中，为每个中断请求设置一个屏蔽位，并且将多个中断源的屏蔽位放在一起(见图8.24中屏蔽寄存器MASK)用一个地址对其寻址。在允许多重中断的方式中，每当响应某中断请求时，就在中断处理程序中送出新的屏蔽字。新屏蔽字的设置原则是：将屏蔽字中相应优先级的位及比其他优先级更低的位置“1”，即将与该请求同级的以及优先级低的请求屏蔽掉。这样，在多重中断嵌套中，嵌入的只能是优先级更高的中断。例如中断源B的中断处理程序中，在开中断指令STI之前，应向屏蔽寄存器送出新的屏蔽字0111B，该屏蔽字将封锁同级B及其以下的各级中断请求。但是优先级更高的中断请求(比如中断源A的请求)则不受屏蔽，照样可以中断B的中断处理程序，实现中断嵌套。

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12．图8.25是从实时角度观察到的中断嵌套。试问，这个中断系统可以实行几重中断?请分析图8.25的中断过程。

解：该中断系统可以实行5重中断，中断优先级的顺序是：优先权1最高，优先权2次之，依次降低，主程序运行于最低优先权(优先级为6)。图8.25中出现了4重中断，其中断过程如下：主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务；

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