第一章 数制与编码
1.1 自测练习 1.1.1、模拟量 数字量 1.1.2、（b） 1.1.3、（c） 1.1.4、（a）是数字量，（b）（c）（d）是模拟量
1.2 自测练习 1.2.1. 2
1.2.2. 比特bit 1.2.3. 10 1.2.4. 二进制 1.2.5. 十进制 1.2.6. （a） 1.2.7. （b） 1.2.8. （c） 1.2.9. （b） 1.2.10. （b） 1.2.11. （b） 1.2.12. （a） 1.2.13. （c） 1.2.14. （c） 1.2.15. （c） 1.2.16. 1001001 1.2.17. 11 1.2.18. 110010 1.2.19. 1101 1.2.20. 8进制 1.2.21. （a）
1.2.22. 0，1，2，3，4，5，6，7 1.2.23. 十六进制
1.2.24. 0，1，2，3，4，5，6，7，8，9，A，B，C，D，E，F 1.2.25. （b）
1.3 自测练习 1.3.1. 122 1.3.2. 675.52
1.3.3. 011111110.01 1.3.4. 52
1.3.5. 1BD.A8
1.3.6. 1110101111.1110 1.3.7. 3855
- 1 -
1.3.8. 28.375 1.3.9. 100010.11 1.3.10. 135.625 1.3.11. 570.1 1.3.12. 120.5 1.3.13. 2659.A
1.4 自测练习
1.4.1. BCD Binary coded decimal 二—十进制码 1.4.2. （a） 1.4.3. （b）
1.4.4. 8421BCD码，4221BCD码，5421BCD 1.4.5. （a）
1.4.6. 011001111001.1000 1.4.7. 11111110 1.4.8. 10101000 1.4.9. 11111101 1.4.10. 61.05
1.4.11. 01011001.01110101 1.4.12. 余3码 1.4.13. XS3 1.4.14. XS3
1.4.15. 1000.1011 1.4.16. 100110000011 1.4.17. 52 1.4.18. 11010 1.4.19. 010111 1.4.20. （b） 1.4.21. ASCII 1.4.22. （a）
1.4.23. ASCII American Standard Code for Information Interchange美国信息交换标准码
EBCDIC Extended Binary Coded Decimal Interchange Code 扩展二-十进制交换吗 1.4.24. 1001011 1.4.25. ASCII 1.4.26. （b） 1.4.27. (b)
1.4.28. 11011101 1.4.29. -111 1.4.30. +23 1.4.31. -23 1.4.32. -86
- 2 -
1.5 自测练习 1.5.1 略
1.5.2 11011101 1.5.3 01000101
1.5.4 11100110 补码形式 1.5.5 01111101
1.5.6 10001000 补码形式 1.5.7 11100010 补码形式 习题
1.1 （a）（d）是数字量，（b）（c）是模拟量，用数字表时（e）是数字量，用模拟表时（e）
是模拟量
1.2 （a）7, （b）31, （c）127, （d）511, （e）4095
1.3 （a）2?102?4?10?8， （b）6?102?8?10?8，（c）1?103?2?102?5?10?0（d）
2?103?4?102?9?10?5
1.4 （a）1?22?1?2?1, （b）1?24?1?23?1?21?1, （c）1?26+1?24+1?22+1?2+1（d）
1?29+1?28+1?24+1?23+1?22
1.5 327.1510?3?102?2?102?7?100?1?10?1?5?10?2,
1011.012?1?23+0?22+1?21+1?20+0?2-1+1?2-2, 437.48?4?82+3?81+7?80+4?8-1, 3A.1C16?3?161+A?160+1?16-1+C?16-2
1.6 （a）11110, （b）100110,（c）110010, （d）1011 1.7 （a）1001010110000, （b）1001011111
1.8 110102 = 2610, 1011.0112 = 11.37510， 57.6438 = 71.81835937510， 76.EB16 = 118.
9179687510
1.9 1101010010012 = 65118 = D4916，0.100112 = 0.468 = 0.9816，1011111.011012 = 137.328 =
5F.6816
1.10 168 = 1410，1728 = 12210，61.538 = 49.671875， 126.748 = 86.937510
1.11 2A16 = 4210 = 1010102 = 528， B2F16 = 286310 = 1011001011112 = 54578， D3.E16
= 211.87510 = 11010011.11102 = 323.78， 1C3.F916 = 451.9726562510 = 111000011.111110012 = 703.7628
1.12 （a）E, （b）2E, （c）1B3, （d）349 1.13 （a）22, （b）110, （c）1053, （d）2063 1.14 （a）4094, （b）1386, （c）49282 1.15 （a）23, （b）440, （c）2777
1.16 198610 = 111110000102 = 00011001100001108421BCD， 67.31110 = 1000011.010012 =
01100111.0011000100018421BCD， 1.183410 = 1.0010112 = 0001.00011000001101008421BCD ， 0.904710 = 0.1110012 = 0000.10010000010001118421BCD
- 3 -
1.17 1310 = 000100118421BCD = 01000110XS3 = 1011Gray， 6.2510 = 0110.001001018421BCD =
1001.01011000 XS3 = 0101.01Gray， 0.12510 = 0000.0001001001018421BCD = 0.010001101000XS3 = 0.001 Gray
1.18 101102 = 11101 Gray， 0101102 = 011101 Gray
1.19 110110112 = 0010000110018421BCD， 45610 = 0100010101108421BCD， 1748
=0010011101008421BCD， 2DA16 = 0111001100008421BCD， 101100112421BCD = 010100118421BCD， 11000011XS3 = 100100008421BCD 1.20 0.0000原 = 0.0000反 = 0.0000补， 0.1001原= 0.1001反= 0.1001补， 11001原
= 10110反= 10111补
1.21 010100原= 010100补， 101011原= 110101补， 110010原= 101110补， 100001原=
111111补
1.22 1310 = 00001101补， 11010 = 01101110补， -2510 = 11100111补， -90 =
10100110补
1.23 01110000补 = 11210， 00011111补 = 3110， 11011001补 = -3910， 11001000补
= -5610
1.24 1000011 1000001 1010101 1010100 1001001 1001111 1001110 0100001 0100000
1001000 1101001 1100111 1101000 0100000 1010110 1101111 1101100 1110100 1100001 1100111 1100101
1.25 0100010 1011000 0100000 0111101 0100000 0110010 0110101 0101111 1011001
0100010
1.26 BEN SMITH
1.27 00000110 10000110 1.28 01110110 10001110
- 4 -
第二章 逻辑门
2.1 自测练习 2.1.1. （b） 2.1.2. 16 2.1.3. 32, 6 2.1.4. 与 2.1.5. （d） 2.1.6. 16 2.1.7. 32, 6 2.1.8. 或 2.1.9. 非 2.1.10. 1
2.2 自测练习
2.2.1. F?A?B 2.2.2. (b) 2.2.3. 高 2.2.4. 32 2.2.5. 16，5 2.2.6. 1 2.2.7. 串联 2.2.8. (d) 2.2.9. 不相同 2.2.10. 高 2.2.11. 相同 2.2.12. (a) 2.2.13. (c) 2.2.14. 奇
2.3 自测练习
2.3.1. OC， 上拉电阻 2.3.2. 0，1，高阻 2.3.3. （b） 2.3.4. （c） 2.3.5.
F?A?B, 高阻
2.3.6. 不能
2.4 自测练习
2.4.1. TTL， CMOS
2.4.2. Transisitor Transistor Logic
- 5 -
2.4.3. Complementary Metal Oxide Semicoductor
2.4.4. 高级肖特基TTL，低功耗和高级低功耗肖特基TTL 2.4.5. 高，强，小 2.4.6. （c） 2.4.7. （b） 2.4.8. （c） 2.4.9. 大 2.4.10. 强 2.4.11. （a） 2.4.12. （a） 2.4.13. （b）
2.4.14. 高级肖特基TTL 2.4.15. （c） 习题
2.1 与，或， 与
2.2 与门， 或门， 与门
2.3 （a）F=A+B, F=AB （b）F=A+B+C, F=ABC 2.4 （a）0 （b）1 （c）0 （d）0 2.5 （a）0 （b）0 （c）1 （d）0 2.6 （a）1 （b）1 （c）1 （d）1 2.7 （a）4 （b）8 （c）16 （d）32 2.8 （a）3 （b）4 （c）5 （d）6 2.9 （a）
A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 0
1 1 0 0
1 1 1 1
（b） A B C D F 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1
- 6 -
c）F=A+B+C+D, F=ABCD （0 0 0 0 1 1 1 1 1 1 1 1 2.10 2.11
1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 1 0 0 0 Y?AB?AC
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Y 0 0 1 1 0 1 0 1
2.12
2.13
F1 = A(B+C), F2=A+BC
- 7 -
A 0 0 0 0 1 1 1 1 2.14 B 0 0 1 1 0 0 1 1 C 0 1 0 1 1 0 0 1 F1 0 0 0 0 1 0 1 1 F2 0 0 0 1 1 1 1 1 2.15 2.16 2.17
（a）0 （b）1 （c）1 （d）0 （a）1 （b）0 （c）0 （d）1 （a）0 （b） 0
2.18
2.19 2.20
Y?AB?BC?DE?F Y?AB?CD?EF
2.21 10 2.22 40
2.23 当TTL反相器的输出为3V，输出是高电平，红灯亮。当TTL反相器的输出为0.2
V时，输出是低电平，绿灯亮。
2.24 当TTL反相器输出高电平时三极管会导通， LED灯会点亮；当TTL反相器输出
- 8 -
低电平时三极管不会导通， LED灯不会点亮。
第三章
3.1自测练习答案
1. 逻辑函数
2. 逻辑表达式、真值表、逻辑电路图、卡诺图和波形图 3.
表3-1FA 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 ?ABC 真值表
C 0 1 0 1 0 1 0 1 F?ABC1 1 1 1 1 1 1 0 4.
5. (略)
3.2自测练习答案
1. 与、或、非
2. 代入规则 、 反演规则、 对偶规则 3. a和 c 4. a ｄ 5. ａ
6. AB?CD、AB?CD
7. A(B?CD?E)、AB(C?D?E) 8. F?F
*3.3自测练习答案
1. A
- 9 -
2. AD 3. D?AC 4. AC?B 5. AC?BC 6. A?B 7. AB?C 8. AB?AC 9. AB?AC
3.4自测练习答案
1. 标准与或表达式、 标准或与表达式 2. 1、2?1 3. 2
4. 最大项
5. 4,5,6,7,12,13,14,15 6. ?M(1,3,4,5) 7. ?M(0,2,4) 8. ?m(0,1,4,5,7) 9.
10. ABCD?ABCD
11. (A?B?C?D)(A?B?C?D) 12. C
nnA B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F 0 ０ 0 1 １ 1 0 1 - 10 -
3.5自测练习答案
1. 1 2. 2n 3. 格雷码
4.ABC、A?B?C 5. m6 6. M1 7.
8.
9.
10.?d(5,6,7)
第三章练习答案
3.1、F?ABC?ABC?ABC 3.2、(a)1,0,0 (b)1,1,1 (c)0,1,0
3.3.略
3.4.(a)F?(A?B)(B?C)(A?CD) (b)F?A?B[(C?D)(E?F)?G)]
- 11 -
3.5(a)F*?(A?C)(B?C) (b)F*?[AB?C(D?E)]D
3.6 提示: 列出真值表可知: (1)不正确, (2)不正确, (3 正确, (4) 正确 3.7（a）F?AB （b）ABC?ABD （c）F?A?BC?BC
（d）F?0 （e）F?B?C （f）AB?BD?BC （g）F?BC （h）F?AB?AC (j)F?ABC?ABC
(i)F?AB?AC
3.8 F?A,B,C???m(1,3,7)??M?0,2,4,5,6? 3.9 (a) F?A,B,C???m(1,4,5,6,7)
(b) F?A,B,C,D???m(4,5,6,7,9,12,14) 3.10 函数Y和函数Z互补, 即:Y?Z,Z?Y 3.11、
CD 11 10 00 01 AB 0 ０ ０ ０ 00 01 0 ０ ０ ０ 11 0 １ １ ０ 10 0 １ １ ０
3.12
F?AB?BC?BD?ACD?ACD?AB?BC?BD?ACD?ACD
3.13 F?AB?CD
?ACD?AB?BCD 3.14 F1?ACD?ABCD F2?D?AB?BC F3?ACD3.15 F?AB?AC?ACD 3.16
- 12 -
3.17
- 13 -
第四章
4.1组合逻辑电路的分析 自测练习
1.组合逻辑电路的输出仅仅只与该时刻的（ 输入 ）有关，而与（ 电路原来所处的状态 ）无关。
2．下图中的两个电路中，图（ a ）电路是组合逻辑电路。
3．如果与门的输入是A、B，与门的输出逻辑表达式是（ AB ）。 4．下表所示真值表表示的逻辑功能是（ 1位加法器 ）（1位加法器、1位减法器）。 5．一组合逻辑电路如用两级或非门构成，则其逻辑表达式应写成（c ）：
（a）与-或式 （b）非-与式 （c）或-非式 （d）或-与式
6．下图所示的输出逻辑函数表达式F1=( AB+C )，F2=（ AB?BC ）。
4.2组合逻辑电路的设计
自测练习
1．若用74LS00实现函数Ｆ＝AB，A、B分别接74LS00的4、5脚，则输出F应接到74LS00的（ 6 ）脚。
2．74LS54芯片处于工作状态，如果其1、2、12、13脚分别接逻辑变量A、B、C、D，当3~5脚，9~11脚都接逻辑0时，输出为（ AB?CD ）；而当3~5脚，9~11脚都接逻辑1时，输出又为（ 0 ）。 3．若要实现函数Ｆ＝（Ａ＋Ｅ）（Ｂ＋Ｄ），则用哪种芯片的数量最少（ b ） (a) 74LS00 (b) 74LS02 (c) 74HC58 (d) 74HC54 4．实现逻辑函数F?AB?AC可以用一个( 与或 )门；或者用( 三 )个与非门；或者用( 三 )个或非门。
5．下面真值表所对应的输出逻辑函数表达式为F=（
。 ?m(2,3,5,7) ）
6．如果用74LS00实现图4-5所示的逻辑电路图，则相应的接线图为（ A、B接1、2脚 , 3、4脚短接，C接5脚，A、B接9、10脚，8脚接12脚，6脚接13脚，F接11脚 ）。
- 14 -
7．如果用74LS02实现图4-10所示的逻辑电路图，则相应的接线图为（A、B接2、3脚 , 1、5脚短接，C接6脚，D接8、9脚，10脚接12脚，4脚接11脚，F接13脚 ）。 8．如果用74HC58实现图4-12所示的逻辑电路图，则相应的接线图为（ A、B、C、D接2、3、4、5脚，F接6脚 ）。 9．如果用74HC54实现图4-14所示的逻辑电路图，则相应的接线图为（A接1、3脚 。 B接9、12脚， C接2、10脚，D接4、13脚，5、11脚接逻辑1，F接6脚）
4.3编码器 自测练习
1．二进制编码器有8个输入端，应该有（ 3 ）个输出端。
2．三位二进制优先编码器74LS148的输入2，4，13引脚上加入有效输入信号，则输出代码为（ 000 ）。
3．二-十进制编码器有（ 4 ）个输出端。
4．二－十进制优先编码器74LS147的输入端第3、12、13引脚为逻辑低电平，则输出第6脚为逻辑（ 低 ）电平，第7脚为逻辑（ 低 ）电平，第9脚为逻辑（高 ）电平，第14脚为逻辑（高 ）电平。
5．74LS148输入端中无有效信号时，其输出CS为（ 1 ），EO为（ 0 ）。 6．74LS148输出端代码以（反码 ）（原码，反码）形式出现。 7．74LS147输入端为（ 低 ）电平有效，输出端以（反码 ）（原码，反码）形式出现。
8．图4-24是用两片74LS148接成的一个16－4线优先编码器，输入信号EI为输入使能端，输出信号EO为（输出使能端 ），CS为（输出标志位 ）。
4.4译码器 自测练习
1．（ 编码器 ）（译码器、编码器）的特点是在任一时刻只有一个输入有效。 2．（ 译码器 ）（译码器、编码器）的特点是在任一时刻只有一个输出有效。 3．二进制译码器有n个输入端，（ 2n ）个输出端。且对应于输入代码的每一种状态，输出中有（ 一 ）个为1（或为0），其余全为0（或为1）。 4．由于二-十进制译码器有（四 ）根输入线，（ 十 ）根输出线，所以又称为（四 ）线-（十 ）线译码器。
5．对于二进制译码器，其输出为（输入变量组成 ）的全部最小项。 6．74LS138要进行正常译码，必须满足G1=（ 1 ） ，G2A=（ 0 ），G2B=（ 0 ）。 7．当74LS138的输入端G1=1 ，G2A=0，G2B=0，A2A1A0=101时，它的输出端（Y5 ）（Y0~Y7）为0。
8．74LS138有（ 八 ）个输出端，输出（低 ）电平有效。 9．74LS42有（ 十 ）个输出端，输出（低 ）电平有效。
10．74LS47可驱动共（阳 ）极数码管，74LS48可驱动共（阴 ）极数码管。
- 15 -
11．当74LS48的输入端LT=1，RBI=1，BI/RBO=1，DCBA=0110时，输出端abcdefg=(0 0 1 1 1 1 1 )；当BI/RBO=0，而其它输入端不变时，输出端abcdefg=(0000000 )。 12．图4-34是将3-8译码器74LS138扩大为4-16译码器。其输入信号A、B、C、D中（ D ）为最高位。
13．如果用译码器74LS138实现F?ABC?ABC?ABC，还需要一个（ 3 ）（2，3）输入端的与非门，其输入端信号分别由74LS138的输出端（Y0、Y5、Y7 ）（Y0~Y7）产生。
4.5数据选择器与数据分配器 自测练习
1．仅用数据选择器（例如8选1 MUX、4选1 MUX）无法实现的逻辑功能是：（a）
(a)数据并/串变换；(b)数据选择；(c) 产生逻辑函数。
2．一个十六选一数据选择器，其地址输入端有（c ）个。 (a)16 (b)2 (c)4 (d)8
3．设A1、A0为四选一数据选择器的地址输入端，D3、D2、D1、D0为数据输入端，Y为输出端，则输出Y与A1、A0及Di之间的逻辑表达式为( a )。
(a). A1A0D0?A1A0D1?A1A0D2?A1A0D3 (b). A1A0D0?A1A0D1?A1A0D2?A1A0D3 (c). A1A0D0?A1A0D1?A1A0D2?A1A0D3 (d) A1A0D0?A1A0D1?A1A0D2?A1A0D3
4．参看图4-43，如果74LS151的G=0，A2A1A0=011，则Y=（0 ），如此时输入端D0~D7均为1，则Y=（ 1 ）。
5．参看图4-43，如果74LS151的G=1，则Y=（ 0 ）。此时输出与输入（无关 ）（有关，无关）。
6．参看题6图，如果变量A、B取值为11，输出Y为（ 1 ）；变量A、B取值为00，输出Y为（ 0 ）。
7．参看题7图，输出Y的逻辑表达式为（ Y?ABC?AB?AB ）。
4.6加法器
自测练习
1．半加器有（ 2 ）个输入端，（ 2 ）个输出端；全加器有（ 3 ）个输入端，（ 2 ）个输出端。
2．两个四位二进制数1001和1011分别输入到四位加法器的输入端，并且其低位的进位输入信号为1，则该加法器的输出和值为（ 0101 ）。
3．串行进位的加法器与并行进位的加法器相比，运算速度（慢 ）（快，慢）。
4．试用74LS283构成8位二进制加法器，其连接图为（ 两片级联，低位片的9脚接高
- 16 -
位片的7脚 ）。
5．使用两个半加器和一个（或 ）门可以构成一个全加器。
6．设全减器的被减数、减数和低位来的借位数分别为A、B、C，则其差输出表达式为（
，借位输出表达式为（ ?m(1,2,3,7) ）。 ?m(1,2,4,7) ）
4.7比较器 自测练习
1．将二进制数A=1011和B=1010作为74LS85的输入，则其三个数据输出端F(A＞B)为
（ 1 ），F(A 2．74LS85不进行级联时，其三个级联输入端IA＞B，IA 3．参看图4-58，将二进制数A=11001011和B=11010100作为8位数值比较器的输入时，4位数值比较器C0的的三个数据输出端分别为（F(A＞B)为 1 ，F(A 4.8码组转换电路 自测练习 1．需要（ 4 ）位才能将一个十进制数字编码为BCD码。 2．将8421BCD码10000101转换为二进制码为（1010101 ）。 3．将（1010）2转换为格雷码是（1111 ）。 4．将格雷码（0100）G转换为二进制数是（ 0111 ）。 5．将8位二进制码转换为格雷码，需要（ 7）个异或门构成。 4.9组合逻辑电路的竞争与冒险 自测练习 1．组合逻辑电路的竞争现象是由(同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线后到达门输入端的时间会有先有后 )引起，表现为( 尖峰干扰 )脉冲。 2．产生竞争冒险的原因主要是由于（ 门电路的延迟时间的不同 ）。 3．逻辑函数F?AC?AC?B C，当变量的取值为（ a,d ）时，将出现竞争冒险现象。 (a). B=C=1 (b). B=C=0 (c). A=1，C=0 (d). A=B=0 4．消去竞争冒险的方法有（发现并消掉互补变量 ）、（增加乘积项（冗余项） ）、（输出端并联电容 ）。 - 17 - 习题 4.1写出图所示电路的逻辑表达式，并说明电路实现哪种逻辑门的功能。 习题4.1图 解：F?AB?AB?AB?AB?A?B 该电路实现异或门的功能 4.2分析图所示电路，写出输出函数F。 A =1 =1 B 习题4.2图 解：F?=1 F ?(A?B)?B??B?A?B 4.3已知图示电路及输入A、B的波形，试画出相应的输出波形F，不计门的延迟． A ? A ? F B ? ? B F ? 习题4.3图 解：F?A?AB?B?AB?A?AB?B?AB?AB?AB?A?B 4.4由与非门构成的某表决电路如图所示。其中A、B、C、D表示4个人，L=1时表示决议通过。 （1） 试分析电路，说明决议通过的情况有几种。 （2） 分析A、B、C、D四个人中，谁的权利最大。 D & C & & L B & A 习题4.4图 解：（1）L?CD?BC?ABD?CD?BC?ABD - 18 - （2） ABCD L ABCD 0000 0001 0010 0011 0100 0101 0110 0111 0 0 0 1 0 0 1 1 1000 1001 1010 1011 1100 1101 1110 1111 L 0 0 0 1 0 1 1 1 (3)根据真值表可知，四个人当中C的权利最大。 4.5分析图所示逻辑电路，已知S1﹑S0为功能控制输入，A﹑B为输入信号，L为输出，求电路所具有的功能。 =1 A & =1 L =1 B S1 S0 习题4.5图 解：（1）L?A?S1?B?S1?S0?(A?S1?B?S1)?S0 (2) S1S0 L 00 01 10 11 A+B A?BAB AB 4.6试分析图所示电路的逻辑功能。 & A & & B C & 习题4.6图 & F 解：（1）F?(A?B?C)ABC - 19 - (2) ABC F 000 0 001 1 010 1 011 1 100 1 101 1 110 1 111 0 电路逻辑功能为：“判输入ABC是否相同”电路。 4.7已知某组合电路的输入A、B、C和输出F的波形如下图所示，试写出F的最简与或表达式。 A B C F 习题4.7图 解：（1）根据波形图得到真值表： ABC F 000 001 010 011 100 101 110 111 1 0 0 1 0 0 1 0 (2)由真值表得到逻辑表达式为 F?ABC?ABC?ABC 4.8、设F(A,B,C,D)?1）用与非门实现。 2）用或非门实现。 3) 用与或非门实现。 ?m(2,4,8,9,10,12,14)，要求用最简单的方法，实现的电路最简单。 - 20 - 解：（1）将逻辑函数化成最简与或式并转换成最简与非式。 F CD AB00 01 11 10 00 0 0 0 1 01 1 0 0 0 11 1 0 0 1 10 1 1 0 1 F?BCD?AD?BCD?ABC?BCD?AD?BCD?ABC?BCD?AD?BCD?ABC 根据最简与非式画出用与非门实现的最简逻辑电路：电路略。 (2 ）由上述卡偌图还可得到最简或与表达式： F?(C?D)(A?B?C)(A?B?C)(B?D)?C?D?A?B?C?A?B?C?B?D即可用或非门实现。 （3） 由上步可继续做变换： F?CD?ABC?ABC?BD 根据最简与或非式画出用与或非门实现的最简逻辑电路。（图略） 4.9、设计一个由三个输入端、一个输出端组成的判奇电路，其逻辑功能为：当奇数个输入信号为高电平时，输出为高电平，否则为低电平。要求画出真值表和电路图。 解：（1）根据题意，设输入逻辑变量为A、B、C，输出逻辑变量为F，列出真值表为： A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 （2）由真值表得到逻辑函数表达式为： - 21 - F?ABC?ABC?ABC?ABC?A?B?C (3)画出逻辑电路图 A =1 =1 F B C 4.10、试设计一个8421BCD码的检码电路。要求当输入量DCBA≤4，或≥8时，电路输出L为高电平，否则为低电平。用与非门设计该电路。 解：（1）根据题意列出真值表为： D3D2D1D0 0000 0001 0010 0011 0100 0101 0110 0111 L D3D2D1D0 L 1 1 1 1 1 0 0 0 1000 1001 1010 1011 1100 1101 1110 1111 1 1 × × × × × × （2）由真值表可得到输出逻辑函数表达式为： L(D3D2D1D0)??m(0,1,2,3,4,8,9)??m(10,11,12,13,14,15) (3)将输出逻辑函数表达式化简并转换为与非与非式为： L(D3D2D1D0)?D2?D1D0?D2?D1D0 (4)画出逻辑电路图 D1 & & D0L D2 4.11、一个组合逻辑电路有两个功能选择输入信号C1、C0，A、B作为其两个输入变量，F为电路的输出。 当C1C0取不同组合时，电路实现如下功能： 1．C1C0=00时，F=A 2．C1C0=01时，F= A⊕B 3．C1C0=10时，F=AB 4．C1C0=11时，F=A+B 试用门电路设计符合上述要求的逻辑电路。 解：（1）根据题意，列出真值表 (2)由真值表列出逻辑函数表达式为： - 22 - F(C1,C0,A,B)??m(2,3,5,6,11,13,14,15)?C1C0A?C0AB?C1AB?C0AB (3)根据逻辑函数表达式画出逻辑电路图。 C1C0AB F C1C0AB F 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 1 0 1 1 1 C1 & C0 A C0 & ≥1 F A B C1& A B C0 & A B 4.12、用红、黄、绿三个指示灯表示三台设备的工作情况：绿灯亮表示全部正常；红灯亮表示有一台不正常；黄灯亮表示两台不正常；红、黄灯全亮表示三台都不正常。列出控制电路真值表，并选用合适的集成电路来实现。 解：（1）根据题意，列出真值表 由题意可知，令输入为A、B、C表示三台设备的工作情况，“1”表示正常，“0”表示不正常，令输出为R，Y，G表示红、黄、绿三个批示灯的 状态，“1”表示亮，“0”表示灭。 A B C R Y G - 23 - 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 (2)由真值表列出逻辑函数表达式为： 1 1 0 0 1 0 0 1 0 1 0 0 0 1 0 1 0 0 1 0 0 0 0 1 R(A,B,C)?Y(A,B,C)??m(0,3,5,6) ?m(0,1,2,4) G(A,B,C)?m7 (3)根据逻辑函数表达式,选用译码器和与非门实现，画出逻辑电路图。 4.13、 8-3线优先编码器74LS148在下列输入情况下，确定芯片输出端的状态。 （1） 6=0，3=0，其余为1； （2） EI=0，6=0，其余为1； （3） EI=0，6=0，7=0，其余为1； （4） EI=0，0~7全为0； （5） EI=0，0~7全为1。 解：（1）74LS148在输入6=0，3=0，其余为1时，输出所有端均为1。 （2）74LS148在输入EI=0，6=0，其余为1时，输出A2 A1 A0 =001，CS=0，EO=1。 （3）74LS148在输入EI=0，6=0，7=0，其余为1时，输出A2 A1 A0 =000，CS=0，EO=1。 （4）74LS148在输入EI=0，0~7全为0时，输出A2 A1 A0 =000，CS=0，EO=1。 （5）74LS148在输入EI=0，0~7全为1时，输出A2 A1 A0 =111，CS=1，EO=0。 4.14、试用8-3线优先编码器74LS148连成32-5线的优先编码器。 解： - 24 - 4.15、4-16线译码器74LS154接成如习题4.15图所示电路。图中S0、S1为选通输入端，芯片译码时，S0、S1同时为0，芯片才被选通，实现译码操作。芯片输出端为低电平有效。 （1） 写出电路的输出函数F1(A,B,C,D)和F2(A,B,C,D)的表达式，当ABCD为何种取值时， 函数F1=F2=1； （2） 若要用74LS154芯片实现两个二位二进制数A1A0，B1B0的大小比较电路，即A＞B 时，F1=1；A＜B时，F2=1。试画出其接线图。 F1 F2 & & Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15 A3 A2 A1 A0 S1 S0 A B C D 习题4.15图 解：（1）F1(A,B,C,D)??m(0,4,7,9,13,14) F2(A,B,C,D)??m(5,7,8,9,13,15) 当ABCD=0111或ABCD=1001或ABCD=1101时，F1=F2=1。 （2）由题意得到真值表如下： A1A0 B1B0 F1 F2 A1A0 B1B0 F1 F2 - 25 - 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 0 0 0 1 0 1 0 1 1 0 0 0 0 1 0 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 0 0 0 0 1 1 0 1 0 1 0 0 0 F1(A,B,C,D)?F2(A,B,C,D)??m(4,8,9,12,13,14) ?m(1,2,3,6,7,11) 画出逻辑电路图为： 4、16用74LS138译码器构成如习题4.16图所示电路，写出输出F的逻辑表达式，列出真值表并说明电路功能。 习题4.16图 解：(1)由题可得逻辑函数表达式为： F(A,B,C)??m(1，2，4,7) （2）列出真值表如下： - 26 - A B C F 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 1 电路的逻辑功能为：奇偶判别电路。 4、17试用74LS138译码器和最少的与非门实现逻辑函数 1）F1(A,B,C)??m(0,2,6,7) 2）F2(A,B,C)=A⊙B⊙C 解：（1） （2）F2(A,B,C)=A⊙B⊙C ?(A?B)C?(A?B)C?ABC?ABC?ABC?ABC ??m(1,2,4,7) 4.18、试用3线-8线译码器74LS138设计一个能对32个地址进行译码的译码器。 解：用3线-8线译码器74LS138设计一个能对32个地址进行译码的译码器如图所示。 A2 C C Y0 Y0 B B A1 74LS138 74LS138 A A A 0 Y8～Y15 Y0～Y7 ～～1 G1 G1 - 27 - A3 G2A G2A Y7 Y7 G G2B A4 2B 4.19、已知8421BCD可用7段译码器，驱动日字LED管，显示出十进制数字。指出下列变换真值表中哪一行是正确的。（注：逻辑“1”表示灯亮） 0 4 7 9 D 0 0 0 1 C 0 1 1 0 B 0 0 1 0 A 0 0 1 1 a 0 0 0 0 b 0 1 0 0 c 0 1 0 0 d 0 0 1 0 e 0 0 1 1 f 0 1 1 0 g * 0 1 1 0 解：第二行4的显示是正确的。 4.20、已知某仪器面板有10只LED构成的条式显示器。它受8421BCD码驱动，经译码而点亮，如图所示。当输入DCBA=0111时，试说明该条式显示器点亮的情况。 0 1 2 3 4 5 6 7 8 9 ? ? ? ? ? ? ? ? ? ? +5V LED×10 270?×10 ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? Y0 Y 1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 74LS42 A0 A1 A2 A3 A B C D 习题4.20图 解：由图可知，发光二极管0~7均为亮的，8、9为熄灭的。 当输入DCBA=0101时 发光二极管0~5均为亮的，6～9为熄灭的。依次类推。 4.21、74LS138芯片构成的数据分配器电路和脉冲分配器电路如习题4.21图所示。 （1） 图(a)电路中，数据从G1端输入，分配器的输出端得到的是什么信号。 - 28 - （2） 图(b)电路中，G2A端加脉冲，芯片的输出端应得到什么信号。 C Y0 C Y0 地址 地址 Y1 Y1 B B 输入 输入 Y2 Y2 A A Y3 Y3 Y4 Y4 数据输入 1 G G Y5 Y5 11 G2A G Y6 Y6 2A G2B G Y7 2BY7 （a） 习题4.21图 (b) 解：图(a)电路中，数据从G1端输入，分配器的输出端得到的是G1信号的非。 图(b)电路中，G2A端加脉冲，芯片的输出端应得到的是G2A的分配信号。 4.22、 用8选1数据选择器74LS151构成如习题4.22图所示电路，（1）写出输出F的逻辑表达式，（2）用与非门实现该电路；（3）用译码器74LS138和与非门实现该电路。 F G Y W C 74LS151 A B B C A D7 D6 D5 D4 D3 D2 D1 D0 D 1 习题4.22图 解：（1）由图可知输出F的逻辑函数表达式为： F(A,B,C,D)?8,11,12,15)?m(1，3，4,6， ?ABD?ABD?ACD?ACD（2）F(A,B,C,D)?ABD?ABD?ACD?ACD ?ABD?ABD?ACD?ACD电路略。 （3）当D=1时，F?AB?AC?当D=0时，F?AB?AC?用两片译码器和与非门实现如下： ?m(0,1,5,7)?F(A,B,C) 1?m(2,3,4,6)?F2(A,B,C) - 29 - D A B C C B A G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 & F1 F2 或门 可由与非门实现 F A B C & C B A G1 G2A G2B Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 & 4.23、试用74LS151数据选择器实现逻辑函数。 1）F1(A,B,C)??m(1,2,4,7) ?m(1,5,6,7,9,11,12,13,14)。 2)F2(A,B,C,D)?3)F3(A,B,C,D)?解：（1） ?m(0,2,3,5,6,7,8,9)??d(10,11,12,13,14,15)。 F1 G Y W C - 30 - 74LS151 B A D7 D6 D5 D4 D3 D2 D1 D0 A B C 0 （2） F2(A,B,C,D)??m(1,5,6,7,9,11,12,13,14)?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABC?D?ABC?D?ABC?1?ABC?D?ABCD?ABC?1?ABC?D (3) F2 G Y W C 74LS151 B A D7 D6 D5 D4 D3 D2 D1 D0 1 0 1 A B C D F3(A,B,C,D)??m(0,2,3,5,6,7,8,9)??d(10,11,12,13,14,15) ?ABC?1?ABC?1?ABC?1?ABCD?ABCD F3 G Y W C 74LS151 A B B C A D7 D6 D5 D4 D3 D2 D1 D0 0 D 1 1 4.24、试用中规模器件设计一并行数据监测器，当输入4位二进制码中，有奇数个1时，输出F1为1；当输入的这4位二进码是8421BCD码时，F2为1，其余情况F1、F2均为0。 解：（1）根据题意列出真值表如下： - 31 - ABCD 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 F1F2 0 1 1 1 1 1 0 1 1 1 0 1 0 1 1 1 ABCD 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 F1F2 1 1 0 1 0 0 1 0 0 0 1 0 1 0 0 0 （2）由真值表得到输出逻辑函数表达式为： F1(A,B,C,D)?F2(A,B,C,D)??m(1,2,4,7,8,11,13,14) 1,2,3，4,5，6，7,8,9) ?m(0，（3）用74LS154实现逻辑函获数如图所示。 4.25、四位超前进位全加器74LS283组成如习题4.26图所示电路，分析电路，说明在下述情况下电路输出CO和S3S2S1S0的状态。 （1）K=0 A3A2A1A0=0101 B3B2B1B0=1001 （2）K=0 A3A2A1A0=0111 B3B2B1B0=1101 （3）K=1 A3A2A1A0=1011 B3B2B1B0=0110 （4）K=1 A3A2A1A0=0101 B3B2B1B0=1110 CO S3 S2 S1 S0 74LS283 CI A3 B3 A2 B2 A1 B1 A0 B0 =1 =1 =1 =1 A3 B3 A2 B2 A1 B- 32 - 1 A0 B0 K 习题4.25图 解：（1）当K=0，A3A2A1A0=0101，B3B2B1B0=1001时，输出S3S2S1S0=1110，CO=0。 （2）当K=0，A3A2A1A0=0111，B3B2B1B0=1101时，输出S3S2S1S0=0100，CO=1。 （3）当K=1，A3A2A1A0=1011，B3B2B1B0=0110时，输出S3S2S1S0=0101，CO=1。 （4）当K=1，A3A2A1A0=0101，B3B2B1B0=1110时，输出S3S2S1S0=0111，CO=0。 4.26 试用一片加法器74LS283将余3码转换为8421BCD码。 解 因为8421BCD码+0011=余3码 故8421BCD码=余3码 — 0011=余3码 + （0011）补码 =余3码 + 1100 + 1 可用以下电路实现： 8421BCD码输出 CO S3 S2 S1 S0 74LS283 CI 1 A3 B3 A2 B2 A1 B1 A0 B0 1 1 0 0 余3码输入 4.27、试将74LS85接成一个五位二进制数比较器。 解：将74LS85接成一个五位二进制数比较器如图所示，输入两个五位二进制数分别为X4X3X2X1X0和Y4Y3Y2Y1Y0 - 33 - 4.28、设每个门的平均传输延迟时间tpd=20ns，试画出习题4.29图所示电路中A、B、C、D及vO各点的波形图，并注明时间参数，设vI为宽度足够的矩形脉冲． 1 A 1 B 1 C ? ? ? ? ? vO vI ? D ? 1 习题4.29图 解：电路中A、B、C、D及vO各点的波形如图所示。 4.30、下列各逻辑函数中，其中无冒险现象的为： A．F(A,B,C,D)?AD?AB?ABC B．F(A,B,C,D)?AD?AB?BCD； C．F(A,B,C,D)?AD?CD?AC； D．F(A,B,C,D)?AD?ABC?ABC． 解：由题可知，A式中无冒险现象。 4.31、 TTL或非门组成的电路如习题4.31图所示。 （１） 分析电路在什么时刻可能出现冒险现象？ （２） 用增加冗余项的方法来消除冒险，电路应该怎样修改？ A ≥1 C ≥1 ≥1 L B 1 ≥1 D 习题4.31图 解：（1）当A=1，B=D=0时，可能会出现冒险现象。 - 34 - （2）电路在最后一个或非门的输入端增加一个B?D 项。 第5章 触发器 5.1 RS触发器 自测练习 1． 或非门构成的基本RS触发器的输入S=1、R=0，当输入S变为0时，触发器的输出将会（ ）。 （a）置位 （b）复位 （c）不变 2．与非门构成的基本RS触发器的输入S=1，R=1，当输入S变为0时，触发器输出将会（ ）。 （a）保持 （b）复位 （c）置位 3．或非门构成的基本RS触发器的输入S=1，R=1时，其输出状态为（ ）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 4．与非门构成的基本RS触发器的输入S=0，R=0时，其输出状态为（ ）。 （a）Q=0，Q=1 （b）Q=1，Q=0 （c）Q=1，Q=1 （d）Q=0，Q=0 （e）状态不确定 5．基本RS触发器74LS279的输入信号是（ ）有效。 （a） 低电平 （b） 高电平 - 35 - 6．触发器引入时钟脉冲的目的是（ ）。 （a）改变输出状态 （b）改变输出状态的时刻受时钟脉冲的控制。 7．与非门构成的基本RS触发器的约束条件是（ ）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 8．钟控RS触发器的约束条件是（ ）。 （a）S+R=0 （b）S+R=1 （c）SR=0 （d）SR=1 9．RS触发器74LS279中有两个触发器具有两个S输入端，它们的逻辑关系是（ ）。 （a）或 （b）与 （c）与非 （d）异或 10．触发器的输出状态是指（ ）。 （a） Q （b） Q 答案：1．c 2．c 3．e 4．e 5．A 6．b 7．b 8．c 9．b 10．a 5.2 D触发器 自测练习 1．要使电平触发D触发器置1，必须使D=（ ）、CP=（ ）。 2．要使边沿触发D触发器直接置1，只要使SD＝（ ）、RD＝（ ）即可。 3．对于电平触发的D触发器或D锁存器，（ ）情况下Q输出总是等于D输入。 4．对于边沿触发的D触发器，下面（ ）是正确的。 （a）输出状态的改变发生在时钟脉冲的边沿 （b）要进入的状态取决于D输入 （c）输出跟随每一个时钟脉冲的输入 （d）（a）（b）和（c） 5．“空翻”是指（ ）。 （a）在脉冲信号CP=1时，输出的状态随输入信号的多次翻转 （b）输出的状态取决于输入信号 （c）输出的状态取决于时钟和控制输入信号 （d）总是使输出改变状态 6．对于74LS74，D输入端的数据在时钟脉冲的（ ）（上升，下降 ）边沿被传输到（ ）（Q, Q）。 7．要用边沿触发的D触发器构成一个二分频电路，将频率为100Hz的脉冲信号转换为50Hz的脉冲信号，其电路连接形式为（ ）。 答案：1．1，1 2．0，1 3．CP=1 4．a 5．a 6．上升,Q 1D - 36 - C1 7． 5.3 JK触发器 自测练习 1．主从JK触发器是在（ ）采样，在（ ）输出。 2．JK触发器在（ ）时可以直接置1，在（ ） 时可以直接清0。 3．JK触发器处于翻转时输入信号的条件是（ ） （a） J=0，K=0 （b）J=0，K=1 （c） J=1，K=0 （d）J=1，K=1 4．J=K=1时，边沿JK触发器的时钟输入频率为120Hz。Q输出为（ ）。 （a） 保持为高电平 （b）保持为低电平 （c） 频率为60Hz波形 （d）频率为240Hz波形 5．JK触发器在CP作用下，要使Qn+1=Qn，则输入信号必为（ ）。 （a） J=K=0 （b）J= Qn，K=0 （c） J= Qn，K= Qn （d）J=0，K=1 6．下列触发器中，没有约束条件的是（ ）。 （a） 基本RS触发器 （b）主从JK触发器 （c） 钟控RS触发器 （d）边沿D触发器 7．JK触发器的四种同步工作模式分别为（ ）。 8．某JK触发器工作时，输出状态始终保持为1，则可能的原因有（ ）。 （a）无时钟脉冲输入 （b）异步置1端始终有效 （c）J=K=0 （d）J=1，K=0 9．集成JK触发器74LS76内含（ ）个触发器，（ ）（有，没有）异步清0端和异步置1端。时钟脉冲为（ ）（上升沿，下降沿）触发。 10．题10图中，已知时钟脉冲CP和输入信号J、K的波形，则边沿JK触发器的输出波形（ ）（正确，错误）。 CP 1 1 0 0 J 1 1 0 0 K Q 题10图 边沿JK触发器的波形图 答案：1．上升沿，下降沿 2．Sd=0、Rd=1，Sd=1、Rd=0 - 37 - 3．d 4．c 5．a 6．b，d 7．保持，置1，置0，翻转 8．b,d 9．2，有，下降沿 10．正确 5.4 不同类型触发器的相互转换 自测练习 1．为实现D触发器转换成T触发器，题1图所示的虚线框内应是（ ）。 （a）与非门 Q 1D （b）异或门 T （c）同或门 C1 CP Q （d）或非门 2．JK触发器构成T触发器的逻辑电路为（ ）。 题1图 3．JK触发器构成T＇触发器的逻辑电路为（ ）。 答案：1．c 1J 1J 2． T 3． 1 1K 1K 习题解答 5-1 由与非门组成的基本RS触发器和输入端S、R信号如习题5．1图所示，画出输出端Q、Q 的波形。 S Q Q & S & R R Q Q 习题 5．1图 5-2 由或非门组成的触发器和输入端信号如习题5．2图所示，请写出触发器输出Q的特征方程。设触发器的初始状态为1，画出输出端Q的波形。 A Q Q B ≥1 ≥1 A B C C BC Q - 38 - 解：先将B、C进行与运算得到BC信号，再将BC作为或非门的一个输入端对应于RS触发器的功能表，即可得到输出Q的波形 5-3 钟控的RS触发器如习题5．3图所示，设触发器的初始状态为0，画出输出端Q的波形。 Q Q CP S 1S C1 1R R S CP R Q 习题 5．3图 解：钟控RS触发器的输出Q应该在CP=1时，根据输入端R、S的信号改变状态的。 5-4 边沿D触发器如习题5．4图所示，确定相关于时钟的Q输出，并分析其特殊功能。设触发器的初始状态为0。 Q 1D CP CP C1 Q 习题 5．4图 解：根据习题5.4图可得D触发器的特征方程 Qn?1?D?Q，因此在CP上升沿到来时，Q输出端的状态随Q变化，故有如图波形，可见输出端Q的波形为输入脉冲CP的二分频信号。 5-5 已知边沿D触发器输入端的波形如习题5．5图所示，假设为上升沿触发，画出输出端Q的波形。若为下降沿触发，输出端Q的波形如何？设初始状态为0。 CP D （a） （b） - 39 - 解：上升沿触发时，Q输出波形为（a），下降沿触发时，Q输出波形为（b）。 5-6 已知D触发器各输入端的波形如习题5．6图所示，试画出Q和Q端的波形。 Q Q CP Rd 1D C1 1 Rd D1 D2 D1D2 CP D 1D2 Q 习题 D5．6图 解：先将D1、D2进行与运算得到D1D1D2作为D触发器的D输入端，对应2信号，再将 于D触发器的功能表，即可得到输出Q的波形 5-7 已知逻辑电路和输入信号如习题5．7图所示，画出各触发器输出端Q1、Q2的波形。设触发器的初始状态均为0。 Q1 Q2 CP1 1D 1D CP1 CP2 C1 C1 CP2 Rd Rd Q1 D1 D2 Q2 习题 5．7图 解：习题 5．7图中两个D均为上升沿触发，输入信号D始终为1，且两个D触发器的Rd端为高电平有效。由于初始状态均为0，故当CP1到来时，Q1首先由0变成1，使得Q1由1变成0，当CP2到来时，Q2也由0变成1，而此时的Q2=1又使得Q1由1变成0并使 - 40 - D2触发器Q2直接置0，故Q2的输出始终被钳制为0。其波形见习题 5．7图中。 5-8 已知JK信号如习题5．8图中所示，分别画出主从JK触发器和边沿（下降沿）JK触发器的输出端Q的波形。设触发器的初始状态为0。 CP J K （主从）Q （边沿）Q 习题 5．8图 解：主从JK触发器的波形按只能动作一次的特点画出的。 5-9 边沿JK触发器电路和输入端信号如习题5．9图所示，画出输出端Q的波形。 S J1 J2 1J Sd & Q J3 CP C1 Q K1 & K2 1K Rd K3 R CP S R J1 J2 J3 K1 K2 K3 1J 1K Q 置0 直接置0 直接置1 保持 置0 翻转 保持 习题 5．9图 - 41 - 5-10 集成JK触发器的电路图如习题5．11图所示。画出输出端QB的波形。设两触发器的初始状态均为0。 CP QA QB 习题 5．11图 解：根据波形图可知，QA输出的波形为CP的二分频信号，QB输出的波形为CP的四分频信号 5.11 试用D触发器和适当的门电路构成JK触发器和T触发器。解：见正文。 自测练习（6.1） 1．4位寄存器需要（ ）个触发器组成。 2．图6-1中，在CP（ ）时刻，输入数据被存储在寄存器中，其存储时间为（ ）。 3．在图6-4中，右移操作表示数据从（ ）（FF0，FF3）移向（FF0，FF3）。 4．在图6-7中，当SHIFT/LOAD为（ ）电平时，寄存器执行并行数据输入操作； 5．74LS194的5种工作模式分别为（ ）。 6．74LS194中，清零操作为（ ）（同步，异步）方式，它与控制信号S1、S1（ ）（有关，无关）。 7．74LS194中，需要（ ）个脉冲可并行输入4位数据。 8．74LS194使用（ ）（上边沿，下边沿）触发。 9．为了将一个字节数据串行移位到移位寄存器中，必须要（ ）个时钟脉冲。 10．一组数据10110101串行移位（首先输入最右边的位）到一个8位并行输出移位寄存器 中，其初始状态为11100100，在两个时钟脉冲之后，该寄存器中的数据为： （a）01011110 （b）10110101 （c）01111001 （d）00101101 1．4 2．上升沿，1个CP周期 3．FF0，FF3 4．低 5．异步清零，右移，左移，保持，并行置数 6．异步，无关 7．1 8．上边沿 - 42 - 9．8 10．（c）01111001 自测练习（6.2） 1．为了构成64进制计数器，需要（ ）个触发器。 2．2n进制计数器也称为（ ）位二进制计数器。 3．1位二进制计数器的电路为（ ）。 4．使用4个触发器进行级联而构成二进制计数器时，可以对从0到（ ）的二进制数进行计数。 5．如题5图中，（ ）为4进制加法计数器；（ ）为4进制减法计数器。 Q 0 1 1 1J 1J Q1 CP >C1 FF0 >C1 FF1 1K 1K 题5图（a） 1 1 1J Q0 1J Q1 CP >C1 FF0 >C1 FF1 1K 1K 题5图（b） 6．一个模7的计数器有（ ）个计数状态，它所需要的最小触发器个数为（7．计数器的模是（ ）。 （a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数 8．4位二进制计数器的最大模是（ ）。 （a）16 （b）32 （c）4 （d）8 9．模13计数器的开始计数状态为0000，则它的最后计数状态是（ ）。 1．6 2．n 3．触发器 4．15 - 43 - 。 ）5．（a），（b） 6．7，3 7．（c） 8．（b） 9．1100 自测练习（6.3） 1．与异步计数器不同，同步计数器中的所有触发器在（ ）（相同，不同）时钟脉冲的作用下同时翻转。 2．在考虑触发器传输延迟的情况下，同步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。 3．在考虑触发器传输延迟的情况下，异步计数器中各Q输出端相对于时钟脉冲的延迟时间（ ）（相同，不同）。 4．采用边沿JK触发器构成同步22进制加法计数器的电路为（ ）。 5．采用边沿JK触发器构成同步22进制减法计数器的电路为（ ）。 6．采用边沿JK触发器构成同步2n进制加法计数器，需要（ ）个触发器，第一个触发器FF0的输入信号为（ ），最后一个触发器FF(n-1) 的输入信号为（ ）。 7．采用边沿JK触发器构成同步3进制加法计数器的电路为（ ）。 8．23进制加法计数器的最大二进制计数是（ ）。 9．参看图6-21所示计数器，触发器FF2为（ ）（最高位，最低位）触发器，第2个时钟脉冲后的二进制计数是（ ）。 10．参看图6-23所示计数器，其计数范围为（ ），它的各输出波形为（ ）。 1． 相同 2． 相同 3． 不相同 4． Q0 1 1 Q1 1J 1J >C1 FF0 >C1 FF1 CP 1K 1K 5． 1 1 Q0 Q1 1J 1J CP >C1 FF0 >C1 FF1 1K - 44 - 1K 6．n，J=K=1，J＝K＝Q0Q1Q2Qn-2 7． 1FF0 FF1 Q0 1J 1J 1 > C1 > C1 1K 1K CP 8．111 9．最高位，010 10．000－100，输出波形略。 Q1 自测练习（6.4） 1．74LS161是（ ）（同步，异步）（ ）（二，十六）进制加计数器。 2．74LS161的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 3．74LS161的置数端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）置数。 4．异步清零时与时钟脉冲（ ）（有关，无关）；同步置数时与时钟脉冲（ ）（有关，无关）。 5．74LS161的进位信号RCO为一个（ ）（正，负）脉冲；在（ ）条件下产生进位信 号。 6．在（ ）条件下，74LS161的输出状态保持不变。 （a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ET·EP=0 7．74LS161进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计 数一次。 8．74LS161进行正常计数时，相对于时钟脉冲而言，其输出Q0是（ ）分频输出，Q1是（ ）分频输出，Q2是（ ）分频输出，输出Q3是（ ）分频输出，进位信号RCO是（ ）分频输出。 9．74LS192是（ ）（同步，异步）（ ）（二，十）进制可逆计数器。 10．74LS192的清零端是（ ）（高电平，低电平）有效，是（ ）（同步，异步）清零。 11．当74LS192连接成加法计数器时，CPD、CPU 的接法是（ ）。 （a）CPU＝1 CPD=1 （b）CPU＝1 CPD=CP - 45 - （c）CPU＝CP CPD=1 （d）CPU＝CP CPD=0 12．对于74LS93，将计数脉冲从CPA输入，QA连接到CPB时，（ ）（QA，QD，QC，QB） 是最高位；（ ）（QA，QD，QC，QB）是最低位。 13．对于74LS90，将计数脉冲从CPA输入，QA连接到CPB时，构成（ ）（8421BCD码， 5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。 14．对于74LS90，将计数脉冲从CPB输入，QD连接到CPA时，构成（ ）（8421BCD码， 5421BCD码）十进制加计数器。这时，（ ）（QA，QD，QC，QB）是最高位；（ ）（QA，QD，QC，QB）是最低位。 15．74LS90构成8421BCD码的十进制加计数器时，（ ）可作为进位信号；它构成5421BCD 码的十进制加计数器时，（ ）可作为进位信号。 16．74LS90的异步清零输入端R0(1)、R0(2)是（ ）（高电平，低电平）有效。 17．74LS90的异步置9输入端S9(1)、S9(2) 是（ ）（高电平，低电平）有效。 18．74LS90进行正常计数时，每来一个时钟脉冲（ ）（上升沿，下降沿），输出状态加计 数一次。 19．74LS90进行8421BCD码加计数时，相对于时钟脉冲而言，其输出QA是（ ）分频 输出，QB是（ ）分频输出，QC是（ ）分频输出，输出QD是（ ）分频输出。 20．采用两片74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO 直接连接到高位片的时钟脉冲输入端，这样构成的是（ ）进制计数器。 21．两片74LS161构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的 代码为（ ）。 22．两片74LS90构成的计数器的最大模是（ ），如果它的某计数状态为56，其对应的代 码为（ ）。 23．在数字钟电路中，24进制计数器（ ）（可以，不可以）由4进制和6进制计数器串 接构成。 24．在数字钟电路中，60进制计数器（ ）（可以，不可以）由6进制和10进制计数器串 接构成。 1．同步，十六 2．低电平，异步 3．低电平，同步 4．无关，有关 5．正，输出端均为1 6．（a）、(b)、(d) 7．上升沿 8．2，4，8，16 9．同步，十进制 10．高电平，异步 11．(c) - 46 - 12． QD，QA 13．8421BCD码，QD，QA 14．5421BCD码。QA，QB 15．QD，QA 16．高电平 17．高电平 18．下降沿 19．2，5，10，10 20．255 21．256，00111000 22．100，01010110 23．不可以 24．可以 习题 6.1 如果习题6.1图中所示12位寄存器的初始状态为101001111000，那么它在每个时钟脉冲之后的状态是什么？ 串行数据输入 D SRG12 串行数据输出 > C1 CP 习题6.1图 串行数据输入 CP 1 2 3 4 5 6 7 8 9 10 11 12 6.2 试用3片74LS194构成12位双向移位寄存器。 6.3 试用负边沿D触发器构成异步8进制加法计数器电路，并画出其输出波形。 6.4 试用负边沿JK触发器构成异步16进制减法计数器电路，并画出其输出波形。 6.5 试用正边沿D触发器构成异步5进制加法计数器电路，并画出其输出波形。 6.6 试用负边沿JK触发器构成同步16进制加法计数器电路，并画出其输出波形。 - 47 - 6.7 试用负边沿JK触发器构成同步6进制加法计数器电路，并画出其输出波形。 6.8 采用反馈清零法，利用74LS161构成同步10进制加法计数器，并画出其输出波形。 6.9 采用反馈置数法，利用74LS161构成同步加法计数器，其计数状态为1001～1111。 6.10采用反馈清零法，利用74LS192构成同步8进制加法计数器。 6.11采用反馈置数法，利用74LS192构成同步减法计数器，其计数状态为0001～1000。 6.12 试分析习题6.12图中所示电路，画出它的状态转换图，并说明它是几进制计数器。 6.13试分析习题6.13图中所示电路，画出它的状态转换图，并说明它是几进制计数器。 ET Q3 Q2 Q1 Q0 1 RCO EP 1 74LS161 CP 计数脉冲 LD CLR D3 D2 D1 D0 1 1 1 0 习题6.12图 1 1 计数脉冲 ET Q3 Q2 Q1 Q0 RCO EP 74LS161 CP LD CLR D3 D2 D1 D0 1 1 0 0 1 习题6.13图 1 6.14采用反馈清零法，利用74LS93构成异步10进制加法计数器，并画出其输出波形。 6.15采用反馈清零法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。 6.16采用反馈置9法，利用74LS90按8421BCD码构成9进制加法计数器，并画出其输出波形。 6.17利用74LS90按5421BCD码构成7进制加法计数器，并画出其输出波形。 6.18分析习题6.18图中所示电路。画出它的状态转换图，并说明它是几进制计数器。 习题6.18图 - 48 - 6.19利用两片74LS161构成同步24进制加法计数器，要求采用两种不同的方法。 6.20利用两片74LS90构成8421BCD码的异步24进制加法计数器，并比较它与上题中的24进制加法计数器之间输出状态的差别。 6.21分析习题6.21图中所示电路。画出它的状态转换图，并说明它是几进制计数器。 习题6.21图 6.22分析习题6.22图中所示电路。画出它的状态转换图，说明它是几进制计数器。比较习题6.22图与习题6.21图中所示电路，两者有何不同？ 习题6.22图 6.23分析习题6.23图中所示电路，（1）数据输出端（Q端）由高位到低位依次排列的顺序如何？（2）画出状态转换图，分析该电路构成几进制计数器。（3）该电路输出一组何种权的BCD码？（4）若将该计数器的输出端按QHQGQFQE 的顺序接到8421BCD码的译码显示电路中，在CP作用下依次显示的十进制数是多少？ QE QF QG QH CP A CPB 74LS90 计数脉冲CP R0(1) R0(2) S9(1) S9(2) 习题6.23图 - 49 - 解答 6.1 它在每个时钟脉冲之后的状态是：010100111100，00010011110，000101001111，000010100111，100001010011，110000101001，111000010100，011100001010，001110000101，000111000010，100011100001，110001110000 6.2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 CP Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 >CP S0 >CP S0 74LS194 S 1 DSR 74LS194 S1 DSR D 右移串RD D0 D1 D2 D3 SL D0 D1 D2 D3 DSLRD 行输入 清零 S1S0 D4 D5 D6 D7 D0 D1 D2 D3 Q8 Q9 Q10 Q11 Q0 Q1 Q2 Q3 >CP S0 74LS194 - 50 - S1 DSR 左移串行输入 D0 D1 D2 D3 DSLRD