计算机组成原理 第五版 习题答案

12．(1)组成最低四位的 74181 进位输出为：

C4 = Cn+4 = G+PCn = G+PC0， C0 为向第 0 位进位 其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以

C5 = y4+x4C4

C6 = y5+x5C5 = y5+x5y4+x5x4C4

(2)设标准门延迟时间为 T，“与或非”门延迟时间为 1.5T，则进位信号 C0，由最低位传 送至 C6 需经一个反相器、两级“与或非”门，故产生 C0 的最长延迟时间为

T+2*1.5T = 4T

(3)最长求和时间应从施加操作数到 ALU 算起：第一片 74181 有 3 级“与或非”门（产 生控制参数 x0, y0, Cn+4），第二、三片 74181 共 2 级反相器和 2 级“与或非”门（进 位链），第四片 74181 求和逻辑（1 级与或非门和 1 级半加器，设其延迟时间为 3T）， 故总的加法时间为： t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T

13．设余三码编码的两个运算数为 Xi 和 Yi，第一次用二进制加法求和运算的和数为 Si’，进 位

为 Ci+1’，校正后所得的余三码和数为 Si，进位为 Ci+1，则有： Xi = Xi3Xi2Xi1Xi0 Yi = Yi3Yi2Yi1Yi0 Si’ = Si3’Si2’Si1’Si0’

Ci+1

si3 FA si3' FA Xi3 Yi3 si2 FA si2' FA Xi2 Yi2 si1 FA +3V si1' FA Xi1 Yi1 si0 十进校正FAsi0'FA 二进加法

Xi0 Yi0并产生 Ci+1根据以上分析，可画出余三码编码的十进制加法器单元电路如图所示。 14． Si=AiBiCi+ AiBiCi+ AiBiCi+ AiBiCi 图如下：当 Ci+1’ = 1 时，Si = Si’+0011 当 Ci+1’ = 0 时，Si = Si’+1101

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计算机组成原理 第五版 习题答案 Si ≥1 & Ci Ai Bi 15．设计思想：电路由三部分构成：ALU 完成定点加减法运算和逻辑运算，专用的阵列乘 法器完成乘法运算，专用的阵列除法器完成除法操作。逻辑图可参考主教材图 2.7 和图 2.9。 16．设计思想：因为有八种运算，所以控制信号采用三位，S0,S1,S2。加法和减法操作利用 4 位补码加减法器完成；加 1 操作可以单独设计电路实现，也可以将被加数强制为＋1 利用 加减法器实现；传送操作可以利用加减法器实现，第二加数强制为 0；逻辑乘和取反操作可 设计单独的逻辑运算电路，用与门和反相器实现；取补电路单独设计，参见主教材图 2.6； 乘法操作可单独设计高速乘法器，电路参见主教材图 2.7。 17. 设计思想：将 74181 的 S3～S0 及 M 等五个控制信号缩减为 S2～S0 三根信号，主教材 表 2.5（功能表中的算术运算和逻辑运算相应进行简化，去除冗余操作和可替代操作： 000: 逻辑 0 001: AB 010: A+B 011: A⊕B 100: A 加 B 101: A 减 B 减 1 110: A 加 A 111: A 其中，000～011 为四种逻辑运算，100～111 为四种算术运算。根据功能表可以很容易地设 计出简化的函数发生器。

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第三章

1. (1) 2

20

32

* ??4M字节 8

1024K * 32 (2) ??2 * 4 ??8片

512K * 8

(3)1 位地址作芯片选择

2. (1) 226 / 224 =4（块）

(2) ( 2/ 2)×(64 位/8 位)=32（片）

(3)主存共需 DRAM 芯片为：4×32=128 (片)

每个内存条有 32 片 DRAM 芯片，容量为 16M×64 位，需 24 根地址线(A23~A0)完成内 存条内存储单元寻址。一共有 4 块内存条，采用 2 根高位地址线(A25~A24)，通过 2：4 译 码器译码产生片选信号对各模块板进行选择。

3. (1)根据题意，存储总容量为 64KB，故地址总线需 16 位。现使用 16K*8 位 DRAM 芯片， 共需 16 片。芯片本身地址线占 14 位，所以采用位并联与地址串联相结合的方法来组成整 个存储器，其组成逻辑图如图所示，其中使用一片 2：4 译码器。 (2)根据已知条件，CPU 在 1us 内至少访存一次，而整个存储器的平均读/写周期为 0.5us， 如果采用集中刷新，有 64us 的死时间，肯定不行 如果采用分散刷新，则每 1us 只能访存一次，也不行所以采用异步式刷新方式。 假定 16K*1 位的 DRAM 芯片用 128*128 矩阵存储元构成，刷新时只对 128 行进行异步方 式刷新，则刷新间隔为 2ms/128 = 15.6us，可取刷新信号周期 15us。

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刷新一遍所用时间＝15us×128＝1.92ms

CS1 CS0 CS3 CS2 D0~D7 2：4 译码器 A13~A0

4. (1) (2)

1024K * 32 128K * 8

A14 A15 ??32片

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A0?A16CPU D0?D31A17?A19 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 3:8译码器(3)如果选择一个行地址进行刷新，刷新地址为 A0-A8，因此这一行上的 2048 个存储元同

时进行刷新，即在 8ms 内进行 512 个周期。刷新方式可采用：在 8ms 中进行 512 次刷 新操作的集中刷新方式，或按 8ms/512 = 15.5us 刷新一次的异步刷新方式。 5. 所设计的存储器单元数为 1M，字长为 32，故地址长度为 20 位（A19~A0），所用芯片存 储单元数为 256K，字长为 16 位，故占用的地址长度为 18 位（A17~A0）。由此可用位并 联方式与地址串联方式相结合的方法组成组成整个存储器，共 8 片 RAM 芯片，并使用一 片 2：4 译码器。其存储器结构如图所示。

AY0 A 19 Y1 CS 0 ~ CS 3 D31 ?D16 (高16位)18 Y2 Y3 CPU 256k CS 0 CS1 CS 2 CS 3 *16 CS 0 W / R CS 2 A17?A16 256k CS 3*16 W / R CS1 W / R D15?D0(低16位)6.（1）系统 16 位数据，所以数据寄存器 16 位 （2）系统地址 128K＝217，所以地址寄存器 17 位 （3） 共需要 8 片 （4） 组成框图如下

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