数字电子技术（江晓安）第三版
第五章 触 发 器
时序逻辑电路的特点：在任何时刻电路产生的稳定输出信号不仅与该时刻电路的输入信号有关，而且还与电路过去的状态有关。由于它与过去的状态有关，所以电路中必须具有“记忆”功能的器件（触发器），记住电路过去的状态，并与输入信号共同决定电路的现时输出。
时序电路分类：
同步时序电路和异步时序电路。（有无统一的CP脉冲）
米里(Mealy)型和莫尔(Moore)型。（按输出变量的依从关系来分） 米里型电路的输出是输入变量及现态的函数； 莫尔型电路的输出只与电路状态的现态有关
触发器的基本性质是：
(1) 具有两个稳定的状态，分别表示二进制数码的“1”和“0”
(2) 由一个稳态到另一稳态，必须有外界信号的触发。否则它将长期稳定在某
个状态，即长期保持所记忆的信息；
(3) 具有两个输出端：原码输出 Q 和反码输出 Q。一般用 Q 的状态表明触
发器的状态。如外界信号使 Q = Q， 则破坏了触发器的状态，这种情况在实际运用中是不允许出现的。
触发器（Flip Flop）台湾译作正反器，
学名“双稳态多谐振荡器”（Bistable Multivibrator）。
基本RS触发器
时钟控制的RS触发器
D触发器 特征方程：Qn+1=D
T触发器
’n?1nnJK触发器 特征方程： （JK触发器可构造T触发器、D触发器） Q?JQ?KQ
集成触发器 ——为解决触发器的空翻和振荡现象而设计的边沿触发的实用器件。 常采用的电路结构：维持阻塞触发器、边沿触发器、主从触发器
触发器的直接置位（Sd Pr）端 和 直接复位（Rd Clear）端
触发器的逻辑符号（具有多输入控制端的集成触发器——各信号相“与”）
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第六章 时序逻辑电路
时序电路的分析步骤 （同步、异步） 1. 看清电路
2. 写出方程 (激励方程、次态方程、输出方程) 3. 列出状态迁移（真值）表 4. 作出状态转换图 5. 功能描述
同步时序电路的设计步骤（不同问题步骤不一定相同） 1. 根据设计要求建立原始状态图（或已有指定）
2. 状态化简*、状态分配（要考虑能否自启动，必要时修改设计） 3. 根据状态转换图 确立状态迁移（真值）表 5. 选择（或按要求使用指定的）触发器类型 6. 根据状态真值表确定 激励方程和 输出方程
7. 有利用无关项化简时有时要检查自启动情况必要时修改设计* 8. 画出逻辑图
*注：有时无此步骤
计 数 器 计数器的分类
1. 按进位模数来分 (1) 模 2 计数器：进位模数为 2n 的计数器均称为模2 计数器。其中n为触
发器级数。
(2) 非模 2 计数器：进位模数非2n,用得较多的如十进制计数器。 2.
(1) 同步计数器：计数脉冲引至所有触发器的CP端，使应翻转的触发器同
(2) 异步计数器：计数脉冲并不引至所有触发器的CP端，有的触发器的CP
端，是其它触发器的输出，因此触发器不是同时动作。 3. 按计数增减趋势分
(1) 递增计数器：每来一个计数脉冲，触发器组成的状态就按二进制代码
(2) 递减计数器：每来一个计数脉冲，触发器组成的状态，按二进制代码
规律减少。有时又称为减法计数器。
(3) 双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减
规律，由控制端决定。
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4. 按电路集成度分
(1) 小规模集成计数器：由若干个集成触发器和门电路， 经外部连线，构
成具有计数功能的逻辑电路。
(2) 中规模集成计数器：一般用 4 个集成触发器和若干个门电路，经内部
连接集成在一块硅片上，它是计数功能比较完善，并能进行功能扩展的逻辑部件。由于计数器是时序电路，故它的分析与设计与时序电路的分析、 设计完全一样。
2n进制计数器组成规律 J0?K0?1
nJ?K?Q110
nn J2?K2?Q0Q1 nnnnJ3?K3?Q0Q1Q2?J2Q2
nnnnnJ4?K4?Q0Q1Q2Q3?J3Q3
： ：
“1”1JC11KQ0nnnnnJm?Km?Q0Q1???QmQ?JQ?2m?1m?1m?1
CP1JC11KQ1&1JC11KQ2&1JC11KQ3同步四位二进制加法计数器
2n进制同步减法计数器
J0?K0?1
___ J1?K1?Q0n _____J2?K2?Q0nQ1n
____________ nnnJ3?K3?Q0Q1Q2?J2Q2n
__________nnnn J4?K4?Q0Q1Q2Q3?J3Q3n ______nnnnn Jm?Km?Q0Q1???Qm?2Qm?1?Jm?1Qm?1
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2n 进制异步加法计数器
三位二进制异步加法计数器的逻辑图和波形图(下降沿)
三位二进制异步加法计数器的逻辑图和波形图(上升沿)
2n进制异步减法计数器 CP “1”“1”Q0“1” Q0Q0Q1Q2 1J1J1JCP2CP0CP1CPC1C1C1 Q1Q0Q1Q21K1K1KQ1
(a) Q2(b)
三位二进制异步减法计数器的逻辑图和波形图(下降沿)
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CP1CP2