实验三 Verilog语言方法设计：8位全加器
一、实验内容
1、 建立一个新的工程(cpld 9500系列) 2、 建立一个Verilog模块（All_ADD8）
图3-1 建立一个新的verilog模块
3、 输入全加器
图3-2 输入全加器
4、 建立测试波形方法仿真激励图形 测试波形一：
图3-3 测试波形
测试波形二：
图3-4 测试波形
5、 功能仿真
记录结果，分析正确性。 6、 建立Verilog测试模块 源代码如下：
7、 功能仿真
记录结果，分析正确性。进位结果。理解掌握语言描述。 8、 8位可预置计数器（试验扩展） 9、 建立一个Verilog模块（Counter8）
源代码如下：
`timescale 1ns / 1ps module extentest_v; reg [7:0] D; reg CLK; reg CLR; reg PR; wire [7:0] Q; extendex uut ( .D(D), .CLK(CLK), .CLR(CLR), .PR(PR), .Q(Q) );
parameter PERIOD = 200; always begin CLK = 1'b0;
#(PERIOD/2) CLK = 1'b1; #(PERIOD/2); end initial begin D = 0; CLR = 0; PR = 0; #100;每隔100ns变换一次输入数据 PR = 1; D = 17; CLR = 0; #100; PR = 0; #100; end endmodule 10、 学习总线数据预置方式 11、 自己建立仿真过程（波形+Verilog测试）
二 实验结果
测试波形一结果：