4 时序逻辑电路习题解答 62
自我测验题
1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是 。 A．SR=0 B．SR=1 C．S+R=0 D．S+R=1
RG1≥1G1QS&QS≥1QR&QG2G2
图T4.1 图T4.2
2．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其S?R应为 。
A．S?R=00 B．S?R=01 C．S?R=10 D．S?R=11
3．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D中的 B 。假定锁存器的初始状态为0。
XXY≥1QABY≥1QCD不定不定
（a） (b)
图T4.3
4．有一T触发器，在T=1时，加上时钟脉冲，则触发器 。 A．保持原态 B．置0 C．置1 D．翻转
5．假设JK触发器的现态Qn=0，要求Qn+1=0，则应使 。 A．J=×，K=0 B．J=0，K=× C．J=1，K=× D．J=K=1
6．电路如图T4.6所示。实现Qn?1?Qn?A的电路是 。
4 时序逻辑电路习题解答 63
ACP＆1DQQ1SCPAC11RQQC1ACP1＆1JQQ1JCPA1QQC11KC11K A． B． C． D．
图T4.6
7．电路如图T4.7所示。实现Qn?1?Qn的电路是 。
CP1TC1QQ1SCPC11RQCPQ1DC1QQACP1JC11KQQ A． B． C． D．
图T4.7
8．电路如图T4.8所示。输出端Q所得波形的频率为CP信号二分频的电路为 。
1JQ11JC1Q1DCPC1Q11DC1QCP1C11KQCP1KQQCPQ A． B． C． D．
图T4.8
9．将D触发器改造成T触发器，如图T4.9所示电路中的虚线框内应是 。
TCP1DC1QQ
图T4.9
A．或非门 B．与非门 C．异或门 D．同或门 10．触发器异步输入端的作用是 。 A．清0 B．置1 C．接收时钟脉冲 D．清0或置1 11．米里型时序逻辑电路的输出是 。
4 时序逻辑电路习题解答 64
A．只与输入有关 B．只与电路当前状态有关
C．与输入和电路当前状态均有关 D．与输入和电路当前状态均无关
12．摩尔型时序逻辑电路的输出是 。 A．只与输入有关 B．只与电路当前状态有关
C．与输入和电路当前状态均有关 D．与输入和电路当前状态均无关
13．用n只触发器组成计数器，其最大计数模为 。
A．n B．2n C．n2 D．2 n
14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：
A．01011 B．01100 C．01010 D．00111
15．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A．十进制计数器 B．九进制计数器 C．四进制计数器 D．八进制计数器
CPQ0Q1Q2Q3
图T4.15
16．电路如图T4.16所示，假设电路中各触发器的当前状态Q2 Q1 Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为 。
11JSDCPC11KRQQ0Q1Q2QD1JSDC11KRQQD1JSDC11KRDQQRD图T4.16
A．101 B． 100 C． 011 D． 000
4 时序逻辑电路习题解答 65
17．电路图T4.17所示。设电路中各触发器当前状态Q2 Q1 Q0为110，请问时钟CP作用下，触发器下一状态为 。
1JC11KRRDQ0Q0D1JC11KRQ1Q1&D1JC11KRQ2Q2DCP图T4.17
A． 101 B．010 C．110 D．111
18．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功能表如表T4.18所示。已知电路的当前状态Q3 Q2 Q1 Q0为1100，请问在时钟作用下，电路的下一状态Q3 Q2 Q1 Q0为 。
&0CTCPU/DQ0Q1Q2Q3CO/BOCTCP74LS191D0D1D2D30000LDLD
图T4.18
A． 1100 B． 1011 C． 1101 D． 0000
表T4.18 74LS191功能表
LD 0 1 1 1 CT × 0 0 1 U/D × 0 1 × CP × ↑ ↑ × D0 d0 × × × D1 d1 × × × D2 d2 × × × D3 d3 × × × Q0 d0 加 减 Q1 d1 法 法 保 Q2 d2 计 计 持 Q3 d3 数 数 19．下列功能的触发器中， 不能构成移位寄存器。
A．SR触发器 B．JK触发器 C．D触发器 D．T和T＇触发器。 20．图T4.20所示电路的功能为 。
4 时序逻辑电路习题解答 66
DIFF01DC1Q0FF11DC1Q1FF21DC1Q2FF31DC1Q3CP 图T4.22
A．并行寄存器 B．移位寄存器 C．计数器 D．序列信号发生器
21．4位移位寄存器，现态Q0Q1Q2Q3为1100，经左移1位后其次态为 。 A．0011或1011 B．1000或1001 C．1011或1110 D．0011或1111 22．现欲将一个数据串延时4个CP的时间，则最简单的办法采用 。
A．4位并行寄存器 B．4位移位寄存器 C． 4进制计数器 D．4位加法器 23．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz，经过 可转换为4位并行数据输出。
A．8ms B．4ms C．8μs D．4μs
24．由3级触发器构成的环形和扭环形计数器的计数模值依次为 。 A．8和8 B．6和3 C．6和8 D．3和6
习 题
1．由或非门构成的基本SR锁存器如图P4.1所示，已知输入端S、R的电压波形，试画出与之对应的Q和Q的波形。
RG1≥1QRSS≥1QQG2Q
图P4.1
解：
4 时序逻辑电路习题解答 67
RSQ
2．由与非门构成的基本SR锁存器如图P4.2所示，已知输入端 S、R的电压波形，试画出与之对应的Q和Q的波形。
Q SG1&QSRR&QQG2Q
图P4.2
解：
SRQQ
3．已知双门锁存器如图P4.3所示，试写出该锁存器的特性方程。
Q≥1Q R&&RD≥1QCPB
A
S&SD≥1Q
图P4.3 图P4.4
解：先写出电路特性表。
A 0 0 0 B 0 0 1 Qn 0 1 0 Qn+1 1 1 0 A 1 1 1 B 0 0 1 Qn 0 1 0 Qn+1 1 1 1 4 时序逻辑电路习题解答 68
0 1 1 1 1 1 1 1 卡诺图
Qn+1ABQn000111011111111001
Qn?1?Qn?A?B
4．写出图P4.4所示锁存器的特性方程 解： CP=0时；RD=SD=0，Qn+1=Qn
Qn?1?SD?RDQn?? CP=1时；RD?RS，SD=S ，?
?SDRD?0?5．钟控SR锁存器符号如图P4.5（a）所示，设初始状态为0，如果给定CP、S、R的
波形如图P4.5（b）所示，试画出相应的输出Q波形。
SCPR1SC11RQQCPSRQ
（a） （b）
图P4.5
解：
CPSRQ
6．（1）分析图P4.6（a）所示由CMOS传输门构成的钟控D锁存器的工作原理。
4 时序逻辑电路习题解答 69
DTG1CPTGCPCPTGTG2G111QCPG2Q
图P4.6（a）
（2）分析图P4.6（b）所示主从D触发器的工作原理。
DCPTG1TGG11CPTGG2CPCPTG3G31QG41CPCPTG2TGCP1TG4TGCPQ图P4.6（b）
（3）有如图P4.6（c）所示波形加在图P4.6（a）（b）所示的锁存器和触发器上，画出它们的输出波形。设初始状态为0。
CPD
图P4.6（c）
解：（1）图所示是用两个非门和两个传输门构成的钟控D锁存器。当CP=1时，C=0、C=1，TG1导通，TG2断开，数据D直接送到Q和Q端，输出会随D的改变而改变。但G1、G2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP变为低电平0时，C=1，C=0，TG1断开，TG2导通， G1、G2形成正反馈，构成双稳态电路。由于G1、G2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP信号由1变0前瞬间D信号所确定的状态。
（2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。
（3）D锁存器输出波形图
CPDQ
4 时序逻辑电路习题解答 70
D触发器输出波形图
CPDQ
7．图P4.7（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下：
锁存器传输延时tpd（DQ）=15ns， tpd（CQ）=12ns，建立时间tSU=20ns；保持时间tH=0ns。 与门的传输延迟时间tpdAND=16ns，或门的传输延迟时间tpdOR=18ns，异或门的传输延迟时间tpdXOR=22ns。
（1）求系统的数据输入建立时间tSUsys；
（2）系统的时钟及数据输入1的波形如图P4.7（b）所示。假设数据输入2和数据输入3均恒定为0，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。
数据输入1数据输入2数据输入3控制输入时钟输入≥1锁存器=1&1DC1Q80ns时钟数据输入150ns10ns80nsQ10ns
（a） （b）
图P4.7
解：（1）系统的数据输入建立时间tSUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=tpdOR+tpdXOR+ tSU - tpdAND =18ns+22ns+20ns-16 ns =44ns。
（2）
时钟数据输入150ns66nsCPDQ15ns12ns40ns10ns10ns80ns80ns
8．有一上升沿触发的JK触发器如图P4.8（a）所示，已知CP、J、K信号波形如图P4.8（b）所示，画出Q端的波形。（设触发器的初始态为0）
4 时序逻辑电路习题解答 71
JCPK1JC11KQQCPJKQ
（a） （b）
图P4.8
解：
CPJKQ
9． 试画出如图P4.9所示时序电路在一系列CP信号作用下，Q0、Q1、Q2的输出电压波形。设触发器的初始状态为Q=0。
FF01CP1JC11KQ0FF011JC11KQ1FF01JC11KQ2
图P4.9
解：先画Q0波形，再画Q1波形，最后画Q2波形。
CPQ0Q1Q2
10．有一简单时序逻辑电路如图P4.10所示，试写出当C= 0和C=1时，电路的状态方程Qn+1，并说出各自实现的功能。
4 时序逻辑电路习题解答 72
XCP=1C1JC11KQ
图P4. 10
解：当C=0时，J=X ，K=X
Qn?1?JQn?KQn?XQn?XQn 为T触发器
当C=1时， J=X K?X Qn?1?JQn?KQn?X 为D触发器
11．用上升沿D触发器和门电路设计一个带使能EN的上升沿D触发器，要求当EN=0时，时钟脉冲加入后触发器也不转换；当EN=1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。
解：当EN=0 ，Qn+1=Qn ；当EN=1，Qn+1=D ，则
Qn?1?EN?Q1n?EN?D，令D?EN?Q1n?EN?D即可。
12．由JK触发器和D触发器构成的电路如图P4.12（a）所示，各输入端波形如图P4.12（b），当各个触发器的初态为0时，试画出Q0和Q1端的波形，并说明此电路的功能。
1ARD1JC11KQ0Q0B1DC1Q1Q1AQ0Q1B
（a） （b）
图P4.12
解：
BAQ0Q1
根据电路波形，它是一个单发脉冲发生器，A可以为随机信号，每一个A信号的下降沿后；Q1端输出一个脉宽周期的脉冲。
4 时序逻辑电路习题解答 73
13．时序电路如图P4.13（a）所示。给定CP和A的波形如图P4.13（b）所示，画出Q1、Q2、Q3的波形，假设初始状态为0。
1A1JC11KRQ1&11JC11KQ2&11JC11KQ3CP（a）
ACPQ1Q2Q3（b） 图P4.13
nn?1nnnn?1nnn解：Q1n?1?Q1n ，R1?Q3，Q2，Q3?Q1Q3Q2?Q1Q2Q3
ACPQ1Q2Q3
14．分析图P4.14示电路，要求： （1）写出JK触发器的状态方程；
（2）用X、Y、Qn作变量，写出P和Qn+1的函数表达式； （3）列出真值表，说明电路完成何种逻辑功能。
X&YCP≥1=1Q=1P1JC11KQ
4 时序逻辑电路习题解答 74
P4.14
解：（1）Qn?1?JQn?KQn?XYQn?(X?Y)Qn?XY?XQn?YQn （2） X 0 0 0 0 Y 0 0 1 1 Qn Qn?1 Qn Qn?1 P 0 1 1 0 X 1 1 1 1 Y 0 0 1 1 P 1 0 0 1 0 1 0 1 0 0 0 1 0 1 0 1 0 1 1 1 （3）串行加法器
15．试分析如图P4.15同步时序逻辑电路，并写出分析过程。
FF01JC11KCPQ0FF11JC11KQ1FF2&1JC11KQ2
图P4.15
解：（1）写出驱动方程
J0?Q2nK0?Q2n
J1?Q0nK1?Q0n
J2?Q0nQ1nK2?Q2n
（2）写出状态方程
Q0n?1?Q2nQ0n?Q2nQ0n，Q1n?1?Q0nQ1n?Q0nQ1n，Q2n?1?Q0nQ1nQ2n
（3）列出状态转换真值表 Q2n Q1n Q0n Q2n?1 Q1n?1 Q0n?1 Q2n Q1n Q0n Q2n?1 Q1n?1 Q0n?1 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 0 0 1 1 0 0 1 0 1 （4）画出状态转换图 Q2Q1Q0101100000001110111011010
4 时序逻辑电路习题解答 75
（5）自启动校验，能够自启动
（6）结论：具有自启动能力的同步五进制加法计数器。
16．同步时序电路如图P4.16所示。
（1）试分析图中虚线框电路，画出Q0、Q1、Q2波形，并说明虚线框内电路的逻辑功能。
（2）若把电路中的Y输出和置零端RD连接在一起，试说明当X0X1X2为110时，整个电路的逻辑功能。
≥1Y=1X0X1X2FF01JC11KRCPRDQ0Q0=1=1FF11JC11KRQ1Q1FF2&1JC11KRQ2Q2 图P4.16
解：（1）写出每级触发器的状态方程
Q2n?1?Q2Q1Q0 ，Q1 nnnn?1?Q1Q0?Q1Q0，Q0nnnnn?1?Q2Q0
nn分析后，其状态转换图为：
Q3Q2Q1111000001010101110100011 所以波形图为：
CPQ0Q1Q2
电路是一个同步五进制可以自启动的加法计数器
4 时序逻辑电路习题解答 76
（2）Y??X1?Q0???X2?Q1???X3?Q2?， 当X1X2X3=110时，
Y?Q0?Q1?Q2，
当Q2Q1Q0出现011状态时，RD?Y?0使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。
17．试用D触发器设计一个同步五进制加法计数器，要求写出设计过程。 解：
（1）状态转换图
Q3Q2Q1000001010100011 Q2n?1 Q1n?1 Q0n?1 （2）状态真值表 Q2n Q1n Q0n Q2n?1 Q1n?1 Q0n?1 Q2n Q1n Q0n 0 0 0 0 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 0 1 0 × × × 0 × × × 0 × × × （3）求状态方程
Q2n?1Q1Q0nnQ1n?1Q2n0000010×111×100×Q1Q0nnQ2n0000011×110×101×Q0n?1nnQ1Q0Q2n0010010×110×101×010101n?1nn?1nnnnn?1nn?Q1nQ0 Q2 Q1 Q0 ?Q1Q0?Q1Q0?Q2Q0（4）驱动方程
D2?Q1nQ0n，D1?Q1n?Q0n，D0?Q2nQ0n
（5）逻辑图
4 时序逻辑电路习题解答 77
FF0&Q0FF1=1Q1FF2&Q21DC11DC11DC1CP
（6）自启动检验。
18．设计三相步进电机控制器：工作在三相单双六拍正转方式，即在CP作用下控制三个线圈A、B、C按以下方式轮流通电。
AABBBCCCA
解：将A、B、C分别由三个触发器（Q2、Q1、Q0）的输出，则可画出状态转换图：
QQQ210100110010101001011
根据状态转换图列出状态真值表 （2）状态真值表 Q2n Q1n Q0n Q2n?1 Q1n?1 Q0n?1 Q2n Q1n Q0n Q2n?1 Q1n?1 Q0n?1 0 0 0 0 0 0 1 1 0 1 0 1 × 1 0 0 × 0 1 0 Q1n?1× 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 0 × 1 0 1 × 0 0 0 × （3）求状态方程
Q2n?1Q1Q0nnQ2n00×10111110×1000Q1Q0nnQ2n000100110×Q0n?1nnQ1Q01011Q2n000110111×1010010×1101×0Q2n?1?Q2nQ1n?Q1nQ0nQ1n?1?Q2nQ0n?Q1nQ0nQ0n?1?Q2n?Q1nQ0n（4）逻辑图
4 时序逻辑电路习题解答 78
Q2Q1Q0Q2Q0Q1&&≥11DC1FF0Q0Q0C&&≥11DC1FF1Q1Q1BQ1Q0Q2CP&≥11DC1FF2Q2Q2A
（4）仿真结果
19．表P4.19为循环BCD码的编码表，试用JK触发器设计一个循环BCD码十进制同步加法计数器，并将其输出信号用与非门电路译码后控制交通灯：红灯R、绿灯G和黄灯Y。要求一个工作循环为：红灯亮30秒，黄灯亮10秒，绿灯亮50秒，黄灯亮10秒。要求写出设计过程，并画出CP、R、G和Y的波形图。写出设计过程并用QuartusII软件仿真。
表P4.19 循环BCD码
4 时序逻辑电路习题解答 79
十进制数 0 1 2 3 4 D 0 0 0 0 0 C 0 0 0 0 1 B 0 0 1 1 1 A 0 1 1 0 0 十进制数 5 6 7 8 9 D 1 1 1 1 1 C 1 0 0 0 0 B 1 1 1 0 0 A 0 0 1 1 0 解：（1）列出状态真值表 Q3n 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 Q2n 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 Q1n 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Q0n 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Q3n?1 0 0 0 0 ×1 ×1 1 ×1 0 1 1 1 ×0 ×0 1 ×0 Q2n?1 0 0 1 0 ×1 ×1 1 ×1 0 0 0 0 ×0 ×0 0 ×0 Q1n?1 0 1 1 1 ×0 ×1 1 ×1 0 0 1 0 ×0 ×0 1 ×0 Q0n?1 1 1 0 0 ×1 ×1 0 ×0 0 0 1 1 ×0 ×0 0 ×1 （2）求状态方程
4 时序逻辑电路习题解答 80
Q3n?1Q3Q2nnQ1Q0nnQ2000××0010××1110××1100111Q1Q0nnn00Q3Q2n?1n010××0110××010110000011110000111100××0
n?1nnnnnnnnnnnnnnn Q3?Q2Q3?Q3Q2Q0?Q3Q1Q0?Q2Q3?（Q2Q0?Q1Q0）Q3n?1nnnnnnnnnnnnQ2?Q2Q3?Q3Q2Q1Q0?Q3Q1Q0Q2?Q3Q2
Q1n?1Qnn1Q0nn00Q3Q2000111100××0011××0111××0101111Q1Q0nnn00Q3Q2Q0n?1n011××0110××1100001000111101××0
n?1nnnnnnnnnnnnn Q1?Q1Q0?Q3Q1?Q3Q1Q0?Q3Q0Q1?（Q0?Q3）Q1n?1nnnnQ0?Q3Q1n?Q3Q2Q1n?（Q3
n?（Q3Q1nnnnn?Q3Q2Q1）Q0Q1nnnnn?Q3Q2Q1）Q0（3）驱动方程
nnnnnJ3?Q2，K3?Q2Q0?Q1Q0 nnnn J2?Q3Q1Q0，K2?Q3nnnnQ3 ，K1?Q0J1?Q3Q0nnnnnnnnnQ1n?Q3Q2Q1 J0?Q3Q1?Q3Q2Q1，K0?Q3（4）电路图
4 时序逻辑电路习题解答 81
&≥11JC11Q0Q0&&1K1JC11KQ1Q1&1JC11KQ2Q2&≥11JC11KQ3Q3CP
（5）自启动校验
从状态表可知，无效状态通过几个CP脉冲以后能够进入有效循环，所以能够自启动。 （6）译码电路设计 真值表
Q3 0 0 0 0 0 1 1 1 Q2 0 0 0 0 1 1 0 0 Q1 0 0 1 1 1 1 1 1 Q0 0 1 1 0 0 0 0 1 R 1 1 1 0 0 0 0 0 G 0 0 0 0 1 1 1 1 Y 0 0 0 1 0 0 0 0 Q3 1 1 0 0 0 1 1 1 Q2 0 0 1 1 1 1 1 1 Q1 0 0 0 0 1 0 0 1 Q0 1 0 0 1 1 0 1 1 R 0 0 × × × × × × G 1 0 × × × × × × Y 0 1 × × × × × × 表达式 RQnQn10Q3Q2nn001××0011××0111××0100000GQ1nQn0nn00Q3Q2000111100××0010××1110××1100111Q1Q0nnn00Q3Q2Yn010××0110××010100000011110000111100××1
R?Q3Q1?Q3Q0 G?Q2?Q3Q0?Q3Q1 Y?Q3Q2Q1Q0?Q3Q1Q0
仿真波形
4 时序逻辑电路习题解答 82
20．图P4.20为一个米里型序列检测器的状态转换图。用D触发器实现该电路，并用QuartusII软件对该电路进行仿真，说明逻辑功能。（S0、S1、S2的编码分别为00、01、11）
SX/Z0/0S01/0S10/01/1S21/00/0
图P4.20
解：（1）根据题意列出电路的状态表：
X 0 0 0 1 1 1 0 1 （2）状态方程：
Q1n?1Q1Q0nnQ1n Q0n Q1n?1 Q0n?1 Z 0 0 0 0 0 1 0× 1× 0 0 1 0 0 1 1 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 1× 0× 0 1 1 1 1 0 0× 0× Q0n?1nnQ1Q0ZX0001000101111010××X00010111111010××Q1nQ0nX0001000100110110××01n?1?XQ0?XQ1， Z?XQ1 Q1n?1?XQ1Q0?XQ1， Q0（3）输出方程：Z?XQ1 （4）驱动方程：
D1?XQ1Q0?XQ1
4 时序逻辑电路习题解答 83
D0?XQ0?XQ1
（5）电路图
X1&≥1FF01DC1Q0&≥1FF11DC1&Q1ZCP
（6）仿真结果
逻辑功能：该电路统计输入1的个数，当X输入3个1（不需要连续输入）时，输出Z为1。
21．设计一个串行编码转换器，把一个8421BCD码转换成余3BCD码。输入序列（X）和输出序列均由最低有效位开始串行输入和输出。要求将串行编码转换器设计成米里型状态机。
解：如果8421BCD码的所有位同时可用，那么码转换器可以用一个4输入-4输出的组合逻辑电路来实现。但在这里BCD码是串行传输的数据，因此，必须用时序逻辑电路来实现。
（1）列出状态转换图
表1所示为8421BCD码和余3BCD码的对应表 8421BCD码 余3BCD码 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 0 0 1 1 1 0 1 0 1 1 0 0 0 0 1 1 0 1 0 0 1 0 1 1 1 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 1 1 1 0 0 状态设定
设初始状态为S0，当8421BCD码第一位到达时，如果X=0，加上1，则Y=1（没有进位），进入状态S1（表示第一次加运算后没有进位）；如果X=1，加上1，则Y=0（有进位），进入状态S2（表示有进位）。
4 时序逻辑电路习题解答 84
当8421BCD码第二位到达时，如果在状态S1，则若X=0，加上1，则Y=1，且没有进位，进入状态S3；若X=1，加上1，则Y=0，且有进位，进入状态S4。如果在状态S2，则若X=0，加上1，则Y=0，且有进位，进入状态S4；若X=1，加上1，则Y=1，且有进位，进入状态S4。
当8421BCD码第三位到达时，如果状态为S3，则无任X=0还是为1，进入状态S5（无进位）；如果状态为S4，当X=0时，进入状态S5，如果X=1，状态进入S6。
当8421BCD码第四位到达时，不管状态为S5还是S6均回到S0。状态转换图如图所示。
0/1S10/01/10/0S30/01/1S50/10/0S41/0S6S01/0S20/01/10/1
状态表
当前状态 S0 S1 S2 S3 S4 S5 S6 下一状态 X=0 S1 S3 S4 S5 S5 S0 S0 X=1 S2 S4 S4 S5 S6 S0 — X=0 1 1 0 0 1 0 1 Z X=1 0 0 1 1 0 1 — 状态编码
为了减少逻辑门的数量，状态编码采用以下原则：
（1）在给定输入的情况下，有相同次态的状态应给予只有一位不同的相邻赋值； （2）同一状态的次态应给予相邻赋值；
（3）在给定输入的情况下，输出相同的状态给予相邻赋值。 因此，状态编码如图所示。
4 时序逻辑电路习题解答 85
Q2nQ1nQ0n0001S1S211S4S310S6S501S0
根据状态编码，列出状态转换真值表。
nQ2nQ1nQ0n?1n?1n?1Q2Q1Q0 Y X=0 1 1 0 0 1 0 1 × 0nX=0 001 111 011 110 110 000 000 ××× X=1 101 011 011 110 010 000 ××× ××× X=1 0 0 1 1 0 1 × × 000 001 101 111 011 110 010 100 Q2n?1QnQn10XQ2nQ1n?1Q1nQ01100011111010000×000××1XQ2n000××001111111111110000×0001111000011110Q2n?1?XQ2nQ0n?Q2nQ1nQ0n?XQ1nQ0nQ0n?1Q1nQ0nn00XQ2Q1n?1?Q0nYQ1nQ0nn01111111000010000×XQ2001××001101011101010101×000111101××100011110Q0n?1?Q1nY?XQ2n?XQ2n
逻辑图
4 时序逻辑电路习题解答 86
Q1nFF01DC1Q0nQ0nFF1Q0nQ0nQ1nQ2nQnn01DC1Q1nQ1n&FF2&&&1DC1X&&YQ2Q2n1XQ1nX&Q2n
22．根据同步二进制计数器的构成规律，用上升沿触发T触发器和与非门设计8进制加减计数器，当M=0时为加法计数器，当M=1时为减法计数器，并要有进位和借位输出信号。画出电路。 解：
Q0FF01TCPT01&Q0nCPCO&BO&Q1FF11TT1&Q2FF21TT2&C1C1C1&&&1
23．由四位二进制计数器74161及门电路组成的时序电路如图P4.23所示。要求： （1）分别列出X=0和X=1时的状态图； （2）指出该电路的功能。
M4 时序逻辑电路习题解答 87
&Q3COLDD3RD1111CPX&≥1 EPQ0Q1Q2Q3COET74161LDLDRDY11EPQ0Q1Q2Q3COET74161LDLDRD122CPD0D1D2D3RD00011CPCPD0D1D2D3RD001
图P4.23 图P4.24
Q3Q2Q1Q001000101011010000111
解：（1）X=0时，电路为8进制加计数器，状态转换图为：
Q3Q2Q1Q010001001101010111111111011011100
（2）X=1时，电路为5进制加计数器，状态转换图为：
Q3Q2Q1Q0100010011010
24．由四位二进制计数器74161组成的时序电路如图P4.24所示。列出电路的状态表，假设CP信号频率为5kHz，求出输出端Y的频率。
解：状态图如图所示：
F信号为CP信号的五分频，因此其频率为1kHz。
25．由四位二进制计数器74LS161和4位比较器74LS85构成的时序电路如图P4.25所示。试求：
（1）该电路的状态转换图； （2）工作波形图；
（3）简述电路的逻辑功能；
（4）对电路做适当修改，实现N（N＜16）进制计数 。
110010114 时序逻辑电路习题解答 88
1A3A2A1A0B3B2B1B01I（A＞B）I（A=B）I（A＜B）74LS85Y（A＞B）Y（A=B）Y（A＜B）1EPQ0Q1Q2Q374161开机清零CORDRDCP1ETLDLDD0D1D2D3CP11
P4.25
解：（1）
Q3Q2Q1Q000111101110001000101011001111011101010011000
（2）
CPQ0Q1Q2Q3
（3）11进制加法计数器
（4）将N从74LS85的B3B2B1B0输入即可。
26．如图P4.26所示为由计数器和数据选择器构成的序列信号发生器，74161为四位二进制计数器，74LS151为8选1数据选择器。请问：
（1）74161接成了几进制的计数器？
（2）画出输出CP、Q0、Q1、Q2、L的波形（CP波形不少于10个周期）。
LA0A1A2E10000Y74LS151D0D1D2D3D4D5D6D7011CPEPQ0Q1Q2Q3COET74161&LDLDRD1CPD0D1D2D3RD
4 时序逻辑电路习题解答 89
图P4.26
解：（1）74161接成6进制计数器 （2） 波形如下：
CPQ0Q1Q2L
27．试分析如图P4.27所示电路的逻辑功能。图中74LS160为十进制同步加法计数器，其功能如表P4.27所示。
1EPQ0Q1Q2Q3COET74LS160（1）LDCPD0D1D2D3RDCP1&EPQ0Q1Q2Q3COET74LS160（2）LD1CPD0D1D2D3RDC
图P4.27
表P4.27 74LS160功能表
CP × ↑ × × ↑ RD LD × 0 1 1 1 EP × × 0 × 1 ET × × 1 0 1 工作状态 置 零 预置数 保 持 保持（但CO=0） 计 数 0 1 1 1 1 解：28进制加法计数器。（8421BCD码输出）
28．用74161构成十一进制计数器。要求分别用“清零法”和“置数法”实现。 解：（1）清零法
4 时序逻辑电路习题解答 90
Q3Q2Q1Q0000000010010001101000101101110101001100001110110
11CPEPQ0Q1Q2Q3COET74161LDCPD0D1D2D3RD××××&LD1RD
（2）置数法
Q3Q2Q1Q000001010000110010010100000110111010001100101 11CPEPQ0Q1Q2Q3COET74161LDLDRD&CPD0D1D2D3RD00001
29．试用图P4.29（a）所示的电路和最少的门电路实现图P4.29（b）的功能，要求发光二极管亮三秒暗四秒，……，周期性地重复。 EPQ0Q1Q2Q3COET74161LDLDRD+5VCPR1TTL11s2亮345暗6789CPD0D1D2D3RD重复前面过程
（a） （b）
图P4.29
解：
4 时序逻辑电路习题解答 91
11CP&EPQ0Q1Q2Q3COET74161LDLDRD+5VCP11sR11TTLQ2暗亮23456789重复前面过程CPD0D1D2D3RD0000
30．用十六进制同步加法计数器74161设计能自启动的2421BCD码十进制加法计数器，可用必要的门电路。
解：2421BCD码的状态转换图
Q3Q2Q1Q00000000100100011010011111110110111001011
计至0100时置1011：LD?Q3Q2，D3D2D1D0=1011 ，连线图为：
11CP1EPQ0Q1Q2Q3COET74161LD&LDRDCPD0D1D2D3RD11011
31．设计一个可控计数器，X=0时实现8421BCD码计数器，X=1时实现2421BCD码计数器。
8421BCD码 2421BCD码 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 0 0 1 1 1 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 1 1 1 1 1 解：X=0时，计至9时置0000：LD?Q3Q0，D3D2D1D0=0000
X=1时，计至4时置1011：LD?Q3Q2，D3D2D1D0=1011
4 时序逻辑电路习题解答 92
LD?XQ3Q0?XQ3Q2，D2=0，D3=D1=D0=X
X11&≥1&11CPEPETQ0Q1Q2Q3CO74161LDLDRDCPD0D1D2D3RD1 32．如图P4.32所示为用两片74161构成的100进制计数器，两片74161采用同一时钟信号，每片74161均接成10进制计数器，然后级联。试用QuartusII软件对电路仿真，从仿真结果判断能否实现100进制计数，并分析原因。如不能实现100进制计数，请对电路做适当改进，并用QuartusII对电路重新仿真。
11EPQ0Q1Q2Q3CO&1EPETQ0Q1Q2Q3CO74161（片1）LD&ET74161（片0）LDLDRDCPDDDDRD10123CPDDDDRD0123LDRD1CP 图P4.32
解：无法实现100进制计数，因为，当计数到10010000（90）时，再来一个CP脉冲就进入00000001（01）。其仿真结果为：
改进后电路
11CPEPQ0Q1Q2Q3CO&1EPETQ0Q1Q2Q3CO74161（片1）LDLD&ETLD74161（片0）LDRDCPD0D1D2D3RD1CPD0D1D2D3RDRD1 4 时序逻辑电路习题解答 93
对改进后电路的仿真结果：
33．用两片集成计数器74161构成75进制计数器，画出连线图。 解：
11EPQ0Q1Q2Q3COET74161LDLDRD&EPQ0Q1Q2Q3COET174161LDLDRDCPD0D1D2D3RDCPD0D1D2D3RD1CP
34．用两片74161和门电路实现同步双模计数器。当M=0时24进制，M=1时60进制，要求电路不能过渡状态。
解： M=0时： LD=P23=Q4?Q2?Q?1Q0 M=1时： LD=P59=Q5?Q4?Q3?Q?1Q0
QQ?Q LD=MQ4Q21+0MQ?Q5?Q4?Q310 Q0Q1Q2Q3Q4Q5Q6Q7M&≥11&11EPETQ0Q1Q2Q3CO74161（片0）LDLDRDEPETQ0Q1Q2Q3COCPD0D1D2D3RDCP174161（片1）LDLDRDCPD0D1D2D3RD1
35．中规模集成计数器74LS193引脚图和逻辑符号、功能表分别如图P4.35和如表P4.35所示，其中CO和BO分别为进位和借位输出。
（1）请画出进行加法计数实验时的实际连接电路。
（2）试通过外部的适当连线，将74LS193连接成8421BCD码的十进制减法计数器。
4 时序逻辑电路习题解答 94
161514131211109BOCOVCCD0RDBOCOLDD2D3BOCORDQ0Q1Q2Q374LS193D1Q1Q0CPDCPUQ2Q3GND12345引脚图67874LS193LDLDCPUCPDD0D1D2D3逻辑符号
图P4.35 表P4.35
输 入 RD 1 0 0 0 输 出 D2 × d2 × × D1 × d1 × × D0 × d0 × × Q3 0 d3 Q2 0 d2 Q1 0 d1 Q0 0 d0 LD × 0 1 1 CPU × × ↑ 1 CPD × × 1 ↑ D3 × d3 × × 4位二进制加计数 4位二进制减计数 解：（1）进行加法计数实验时的电路连接如图，CPD接1，CPU接计数脉冲，RD=0，LD接1，输出为Q3、Q2、Q1、Q0。
& BOCOBOCOBOCORDQ0Q1Q2Q3BOCOQ0Q1Q2Q374LS193LDLD1RD74LS193LDLDCPUCPDD0D1D2D3CPUCPDD0D1D2D3
（2）要求按8421编码十进制减法计数时，电路图如上右图所示，状态转换图为
Q3Q2Q1Q0CP1××××1CP10010000100110000111011000010010001101000101
由功能表可知，74LS193是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开始减法计数，电路如图所示。
36．电路如图P4.36所示，设各触发器的初始状态为0。请画出在输入信号作用下，对应的输出Q0、Q1的波形，并描述电路实现的功能。
4 时序逻辑电路习题解答 95
FF0X1DC1Q0FF11DC1Q1CPXQ0Q1CP
图P4.36
解：（1）波形图：
CPXQ0Q1
（2）功能：右移寄存器
37．一逻辑电路如图P4.37所示，试画出时序电路部分的状态图，并画出在CP作用下2—4译码器74LS139输出Y0、Y1、Y2、Y3的波形，设Q1、Q0的初态为0。2线—4线译码器的逻辑功能为：当EN?0时，电路处于工作状态，Y0?A1A0，Y1?A1A0，
Y2?A1A0，Y3?A1A0。
FF01DC1CPQ0Q074LS139FF11DC1Q1Q1CPY0Y1Y2Y3A0A1ENY0Y1Y2Y3Y0Y1Y2Y3EN
图P4.37
解：（1）状态转换图
Q1Q000011011
（2）波形图
4 时序逻辑电路习题解答 96
CP0Y0ttttt
0Y10Y20Y338．图P4.38所示右移寄存器中，已存入110101数码，JK触发器的初始状态为0。在CP脉冲作用下，试画出J、Q和Z端的波形。
110101ZCP=1JQ1JC11KQQQ0Q1Q2Q3Q4Q5DIR6位右移寄存器CPZ
图P4.38
解：
CPJQZ
39．分析如图P4.39所示电路，画出状态转换图和时序图，并说明CP和Q2是几分频。
&×CPDIRQ0Q1Q2Q3S0D74LS194S1IL1RD0CPDDDDRD0123××××
4 时序逻辑电路习题解答 97
图P4.39
解：从图所示电路图可知，S1S0=01，根据表4.8-3所示的74LS194功能表，电路处于右移功能。右移数据输入端的逻辑表达式为：DIR?Q2Q3。图中异步清零端RD加了一负脉冲，使寄存器的初始状态Q0Q1Q2Q3=0000。根据右移寄存器的逻辑功能，可画出如图4.8-7所示的状态图。
Q0Q1Q2Q300001000110011101111000100110111
根据状态图，可画出如图所示的时序图。
CPQ0Q1Q2Q3
从上述时序图可知，CP与Q2之间的关系为七分频。
40．画出如图P4.40所示由移位寄存器时序电路状态转换图和对应的输出Y。
A0A1A21&DIR1CPDILQ0Q1Q2Q3S0S174LS194RD1100CPD0D1D2D30111E1E2E3Y0Y1Y2Y3Y4Y5Y6Y7&Y
图P4.40
解：状态转换图
Q0Q1Q2Q3/Y0000/01000/11100/01110/10111/00011/10001/0
4 时序逻辑电路习题解答 98
41．采用如图P4.41所示的二片74LS194双向移位寄存器、一个1位全加器和一个D型触发器设计两个4位二进制数A=A3A2A1A0、B=B3B2B1B0的加法电路。要求画出电路，说明所设计电路的工作过程以及最后输出结果在何处。
图P4.41
解：
DIRQ0Q1Q2Q3S0DIL74LS194（0）S1CPD0D1D2D3RDA0A1A2A3+5VSDDIRQ0Q1Q2Q3S0DIL74LS194（1）S1CPD0D1D2D3RDB0B1B2B3CPCLR1+5V1DC1RDAi+5VBiCi∑CICOSiCi+1QQ
工作过程：
先将CLR置成低电平，将D触发清零，并使74LS194处于并行置数功能，在CP脉冲上升沿的作用下，将两个4位二进制数置入双向移位寄存器74LS194；
将CLR恢复成高电平，使74LS194处于左移功能，在4个CP脉冲的作用下，完成加法运算，结果存在79LS194（0）中，4位加法器的进位输出存在D触发器中。
CP和CLR的时序如下：
CPCLR