第6章 逻辑代数基础
6.1对课程内容掌握程度的建议 章 节 6.1概 述 6.2 逻 辑 运 算 6.3 形 式 定 理 6.4 基 本 规 则 6.5 用代数法化简逻辑式 课程内容掌握程度 A B 数字信号，脉冲信号 正逻辑和负逻辑 基本逻辑运算 组合逻辑运算 17个形式定理 代入规则 反演规则对偶规则 展开规则 C 用代数法化简逻辑式 最大项 6.6最小项和最大项 最小项 卡诺图化简法 6.7 卡诺图化简法 6.2 授课的几点建议
6.2.1 基本逻辑关系的描述
基本逻辑关系有“与”、“或”、“非”三种，在本教材中采用文字叙述和常开触点、常闭触点的串、并联等形式来加以描述。还有一种描述逻辑关系的图，称为文氏图（Venn diagram）。图6.1(a)圆圈内是A，圆圈外是A；图6.1(b)圆圈A与圆圈B相交的部分是A、B的与逻辑，即AB；图6.1(c)圆圈A与圆圈B所有的部分是A、B的或逻辑，即A+B。与逻辑AB也称为A与B的交集（intersection）；或逻辑A+B也称为A和B的并集（union）。
AAAABBA+BAB (a) 单变量的文氏图 (b) 与逻辑的文氏图 (c) 或逻辑的文氏图
图6.1 文氏图
6.2.2 正逻辑和负逻辑的关系
正逻辑是将双值逻辑的高电平H定义为“1”，代表有信号；低电平L定义为“0”，代表无信号。负逻辑是将双值逻辑的高电平H定义为“0”，代表无信号；低电平L定义为“1”，代表有信号。正逻辑和负逻辑对信号有无的定义正好相反，就好象“左”、“右”的规定一样，设正逻辑符合现在习惯的规定，而负逻辑正好反过来，把现在是“左”，定义为“右”，把现在是“右”，定义为“左”。关于正、负逻辑的真值表，以两个变量为例，见表6.1。
表6.1 输入变量 输出 正逻辑 负逻辑 A L L H H
B L H L H Y L L L H A 0 0 1 1 B 0 1 0 1 Y 0 0 0 1 A 1 1 0 0 B 1 0 1 0 Y 1 1 1 0 由表6.1可以看出，对正逻辑的约定，表中相当是与逻辑；对负逻辑约定，则相当是或逻辑。所以正逻辑的“与”相当负逻辑的“或”；正逻辑的“或”相当负逻辑的“与”。正与和负或只是形式上的不同，不改变问题的实质。
6.2.3 形式定理
本书介绍了17个形式定理，分成五类。需要说明的是，许多书上对这些形式定理有各自的名称，可能是翻译上的缘故，有一些不太贴切，为此，将形式定理分成5种形式表述，更便于记忆。
所以称为形式定理，是因为这些定理在逻辑关系的形式上虽然不同，但实质上是相等的。形式定理主要用
1
于逻辑式的化简，或者在形式上对逻辑式进行变换，它有以下五种类型：
1．变量与常量之间的关系；2．变量自身之间的关系；3．与或型的逻辑关系；4．或与型的逻辑关系；5．求反的逻辑关系——摩根（Morgan）定理。
6.2.3.1 变量与常量之间的关系
变量与常量之间的关系可分为与逻辑和或逻辑两种形式，共四个。
定理1： A?0 =0 定理2： A+1=1 定理3： A?1 =A 定理4： A+0=A
6.2.3.2 变量自身之间的关系
变量自身之间的关系也可分为与逻辑和或逻辑两种形式，共四个。 定理5： A?A =A 定理6： A+A =A 定理7： A?A=0 定理8： A+A=1
6.2.3.3 与或型和或与型的逻辑关系
与或型和或与型的定理有三对，它们是
定理9： A +A B = A 定理10： A（A + B）= A 定理11： A+AB =A+B 定理12： A（A+B）=AB
定理13： AB+AC+BC =AB+AC 定理14： (A+B)(A+C)(B+C)=(A+B)(A+C )
6.2.3.4 求反的逻辑关系
定理15： A?B?A?B 定理16： A?B?A.B 定理17： A?A
以上介绍了十七个形式定理，只须熟记其中的一半，利用对偶规则即可得出另一半。
形式定理的证明一般采用代数法，即用已经被证明的定理去证明那些需要证明的定理；二是所谓的真值法，因为对于双值逻辑系统，每一个逻辑变量只有“0”和“1”，对于2个逻辑变量，只有4种可能，对于3个逻辑变量，只有8种可能，…，所以可以将逻辑变量的真值代入形式定理一一验证。不过变量数较多时也很不方便。利用文氏图也可以证明形式定理，例如摩根定理，图6.2表示了这一过程。
证明A?B?A?B，图6.2(a)是A?B ，正好是图6.1 (b)的反；图6.2 (b)是A； 图6.2 (c) 是B；图6.2 (d)是A?B。图6.2(a)和图6.2 (d)完全一样，由此证明了A?B?A?B
ABABAABABBA+BAB(a) (b) (c) (d)
图6.2 用文氏图证明摩根定理
6.2.4最小项、最大项及其性质
最小项在逻辑函数的变换和化简中具有重要意义，在可编程逻辑器件、半导体存储器中有重要应用。同一逻辑关系的逻辑函数具有多样性，但同一逻辑关系的逻辑函数它都是由若干个最小项构成的，它的多样性实际上是这些最小项的不同组合而已。任一逻辑函数都是若干个最小项之和，即立即函数Y
Y??mi称为逻辑函数的与或标准型。它的对偶式的形式是若干个最大项之积
Y??mi称为逻辑函数的或与标准型。最小项的主要性质如下：
1．当有二进制码输入时，最小项对每一种输入被选中的特点是只有一个最小项是“1”，其余最小项都是
n
“0”，即所谓N（2）中取一个“1”。
2．全部最小项之和恒等于“1”。
m3+m2+m1+m0=1
3．两个最小项之积恒等于“0”。
mimj=0（i?j）
4．若干个最小项之和等于其余最小项和之反。例如：
m1?m2?m0?m3
m0?m1?m2?m35．最小项的反是最大项，最大项的反是最小项。
6．当有二进制码输入时，最大项对每一种输入被选中的特点是只有一个最大项是“0”，其余最大项都是
2
“1”，即所谓N（2n）中取一个“0”。
最大项与最小项有对偶的关系，在性质上也有对偶关系，例如性质1和性质6是对偶关系；性质3，两个最小项之积恒等于“0”，那么，两个最大项之和恒等于“1”，等等，不一一举例。
6.2.5 逻辑函数的化简与变换
6.2.5.1 逻辑函数的化简
逻辑函数的化简是为了在具体实现该逻辑电路时，在硬件上节省集成电路。以与或逻辑式为标准，逻辑式的与项最少，与项中的变量数最少者为最简。实际上因为任何一个逻辑函数都可以转换为与或标准型，即最小项之和的形式。最小项之间以不同的方式搭配，逻辑函数就有不同的形式，造成了逻辑函数的多样性。所以，逻辑函数的化简就是寻找最小项的某一种搭配方式，以获得最简与或式。
逻辑函数的化简一般有两种方法，代数法化简和卡诺图化简。代数法化简就是运用17个形式定理和一些规则、性质对逻辑函数进行化简，这种化简方法称为代数法化简。代数法化简的优点是它的使用不受任何条件的限制，但由于这种方法没有固定的步骤可循，所以在化简一些复杂的逻辑函数时不仅需要熟练地运用各种定理和规则，而且需要有一定的运算技巧和经验。逻辑函数的化简是本章的重点内容。
卡诺图化简法是一种在方格图形上进行最小项重新组合的方法。这种方法简单、直观，而且有一定的化简步骤可循。而且化简过程不易出现差错。变量数在5个以下时，用卡诺图法化简比较实用。
逻辑代数是数字电路的数学工具，涉及数字电子技术的方方面面，例如在数字电路设计和分析时要经常使用各种化简方法，是必须掌握的内容。
6.2.5.2 逻辑函数的变换
用最简与或式实现硬件电路时，往往需要解决一些问题，希望采用同一种逻辑关系的集成电路，以利维修；希望采用与或逻辑关系以外的集成电路，如与非、或非、与或非等器件来实现硬件电路；希望输入没有反变量等等。这就需要进行逻辑函数的变换，现举例说明。
例6.1:将异或函数F?AB?AB用尽可能少的集成电路芯片实现。
解：异或函数F?AB?AB符合与或函数的最简条件，如果将其直接实现，并消除输入反变量，如图6.3所示，需要一片反相器74LS04，一片2输入与门74LS08，一片2输入或门74LS32，共三片集成电路。如果采用与非门，并消除输入反变量，如图6.4所示，只需要一片2输入与非门74LS00，或者使用专门的异或门。
ABBA11&B&1F&AAB&&&F图6.3 图6.4
例6.2：将最简与或逻辑式F?AB?BC用与或非门实现。 解：F?AB?BC?AB?BC
查手册，可以用一片74LS51实现，如图6.5所示。
CA1&1FB“0”&图6.5
关于逻辑函数的变换不一定在课堂上大讲特讲，可以结合实验进行，但是教师要心中有数。
习 题
【6-1】 填空
1．与模拟信号相比，数字信号的特点是它的离散 性。一个数字信号只有两种取值分别表示为0 和1 。 2．布尔代数中有三种最基本运算： 与 、 或 和 非 ，在此基础上又派生出四种基本运算，分别为与非、或非、与或非和异或。
3．与运算的法则可概述为：有“0”出 0 ，全“1”出 1；类似地或运算的法则为 有”1”出”1”，全”0”出”0” 。
4．摩根定理表示为：A?B=A?B ；A?B=A?B。
3
5．函数表达式Y=AB?C?D，则其对偶式为Y??(A?B)C?D。 6．根据反演规则，若Y=AB?C?D?C，则Y?(AB?C?D)?C 。
7．指出下列各式中哪些是四变量A B C D的最小项和最大项。在最小项后的（ ）里填入mi，在最大项后的（ ）里填入Mi，其它填×（i为最小项或最大项的序号）。 (1) A+B+D (× )； (2) ABCD (m7 )； (3) ABC ( × )； (4)AB(C+D) (×)； (5) A?B?C?D (M9 ) ； (6) A+B+CD (× ); 8．函数式F=AB+BC+CD写成最小项之和的形式结果应为式结果应为
?m(3,6,7,11,12,13,14,15),写成最大项之积的形
?M( 0,1,2,4,5,8,9,10 ) 9．对逻辑运算判断下述说法是否正确，正确者在其后（ √ ）内打对号，反之打×。 （1） 若X+Y=X+Z，则Y=Z；( × ) （2） 若XY=XZ，则Y=Z；( × ) （3） 若X?Y=X?Z，则Y=Z；(√ )
10．已知有四个逻辑变量，它们能组成的最大项的个数为 16 个 ，这四个逻辑变量的任意两个最小项之积恒为 “0 ” 。
【6-2】用代数法化简下列各式
(1) F1 =ABC?AB=1 (2) F2 =ABCD?ABD?ACD=AD
(3) F3 =AC?ABC?ACD?CD=A+CD
(4) F4 =A?B?C?(A?B?C)?(A?B?C) =A?BC
(5) F5=AC?AB?BCD?BEC?DEC=AB?AC?BD?EC (6) F6 =AB?CD?ABC?AD?ABC=A?BC?CD
(7) F7 =AC?AB?BCD?BD?ABD?ABCD=A?BD?BD (8) F8 =AC?AC?BD?BD=ABCD?ABCD?ABCD?ABCD (9) F9?(AB?AB?AB)(AB?CD)= BCD?ACD
(10) F10?ABC?CD?BD?C=A?D?B?C 【6-3】 用卡诺图化简下列各式
(1) F1 =BC?AB?ABC=AB?C (2) F2 =AB?BC?BC=A?B
(3) F3=AC?AC?BC?BC=AB?AC?BC或AB?AC?BC (4) F4 =ABC?ABD?ACD?CD?ABC?ACD=A?D (5) F5 =ABC?AC?ABD=AB?AC?BD (6) F6=AB?CD?ABC?AD?ABC=A?BC?CD
(7) F7 =AC?AB?BCD?BD?ABD?ABCD=A?BD?BD (8) F8 =AC?AC?BD?BD=ABCD?ABCD?ABCD?ABCD (9) F9 =A(C?D)?BCD?ACD?ABCD=CD?CD
(10) F10=AC?AB?BCD?BEC?DEC=AB?AC?BD?EC
BCA0100110111101BCA010010111111101111 (1) (2)
4
BCA0100011111111011BCA0100011111111011 (3)
(3)
CDCD10AB00011110AB0001110011001101110111111111111111101111 10 (4)
(5)
CD011110CDAB0001111000111AB0000111101101111111111111111011111011
(6)
(7)
CDABCD00011110AB0001111000100000110101000111110010111110000110 (8)
11CDE=0E=1AB00011110101101000011111111011111111111101111111 (10)
【6-4】用卡诺图化简下列各式
(1) F1(A,B,C)=
?m(012,,,5,6,7)=AB?AC?BC (2)F2(A,B,C,D)=?m(012,,,3,4,6,7,8,9,101114,,)=AC?AD?B?CD (3)F3
(A,B,C,D)=?m(01,,,4,6,8,9,1012,,1314,,15)=AB?BC?AD?BD
(4) F4 (A,B,C,D)=M1?M7= m1?m7?m1?m7=A?BC?BC?D (5) F5(E,A,B,C,D)??m(0,3,4,6,7,8,11,15,16,17,20,22,25,27,29,30,31)
?EABC?ABCD?ACD?EBCD?EAD?EAB?ECDB
(9)
5
CDAB00011110001111BC0001111001111A01111111111101111 (1)
(2)
CDCDAB00011110AB0001111000110011101111011111111111111111011101111 (3)
(4)
CDE=0E=1AB00011110000111100011110111111111111101111 (5)
6-5】用卡诺图化简下列带有约束条件的逻辑函数 1）P1 (A,B,C,D)=
?m(3,6,8,9,1112,)??d(012,,,1314,,15) =AC?BD?BCD(或ACD) (2) P2(A,B,C,D)=
?m(0,2,3,4,5,61112,,)??d(8,9,101314,,,15) =BC?BC?D
(3) P3 =A?C?D?ABCD?ABCD (AB+AC=0)
=AD?ACD?BCD(或ABD)
CDAB00011110CDAB00011110CDAB0001111000××1×00111001101101111011111×××111×××11××××1011110××1×101××(1) (2) (3)
6-6】列出逻辑函数F?AB?ABC的真值表。 A B C F 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 1 1 0 6
【（ 【【6-7】写出下列函数的反函数F，并将其化成最简与或式。 1．F1?(A?D)(B?C?D)(AB?C) 2．F2?(A?B)(BCD?E)(B?C?E)(C?A) 3．F3?A?B?C?AD 4．F4?(A?B)C?(B?C)D
解： 1．F1?AD?C 2．F2?AB?AC?E 3． F3?AB?AC?A D
4．F4?BC?C D?ABD?A BC
【6-8】用对偶规则，写出下列函数的对偶式F?，再将F?化为最简与或式。 1．F1?AB?B C?AC 2．F2?A?B C?D
3．F3?(A?C)(B?C?D)(A?B?D)?ABCF3??ABC?BC?CD 4．F4?(A?B)(A?C)(B?C)(C?D)F4??AB?C?D 5．F5?ABC?CD?BD?C
解：题中各函数对偶函数的最简与或式如下： 1．F1??ABC?ABC 2．F2??ABD?ACD 3．F3??AC?ABD
4．
5．F5??ABCD
【6-9】 已知逻辑函数F?A?B?C, G=A⊙B⊙C，试用代数法证明：F?G。
解：
F?A?B?C?A?B C?A?BC
?A?BF?A?B?C?A?B.C?A?B.C?AB.C?AB.C?ABC
?G【6-10】证明下列逻辑式相等：A C?BC?AB?AC?BC?AB
解：
A C?BC?AB?A BC?A BC?ABC?ABC?ABC?ABC?AC?BC?AB
【6-11】用卡诺图化简下列逻辑式，说明可能有几种最简结果。
F?AB?BC?CD?DA?AC
解：
CDAB00011110CDAB0001111000111001110111110111111111111111101111101111
四种： F1?AB?CD?AC?BD F2?AB?CD?AD?BC7
CDAB0000011110111011111111110111CDAB00000111101110111111111101111111
F3?AB?CD?AD?BC F4?AB?CD?AC?BD 【6-12】 已知: Y1 =AB?AC?BD Y2 =ABCD?ACD?BCD?BC 用卡诺图分别求出Y1?Y2， Y1?Y2， Y1?Y2。
解： 先画出Y1和Y2的卡诺图，根据与、或和异或运算规则直接画出Y1?Y2，Y1?Y2，Y1?Y2的卡诺图，再化简得到它们的逻辑表达式：
CDAB000001111011101111111110111CDAB00000111101011111111101Y1CDAB0000011110101111111101CDAB0000011110111011111111101111Y2CDAB00000111101
01111111110Y1Y2Y1+Y2Y1+Y2
Y1?Y2=ABD?ABC?CD
Y1?Y2=AB?C?BD
Y1?Y2=ABCD?ABC?BCD?ACD
第7章 集成逻辑门
7.1对课程内容掌握程度的建议
章 节 A 7.1半导体二极管和晶体管的开关特性 课程内容掌握程度 B 半导体二极管和晶体管的开关特性 C 7.2 基本逻辑门电路 逻辑门电路符号 7.3 标准TTL与非标准TTL与非门电路 门电路 7.4 其他类型TTL其他类型TTL门 8
门 7.5 CMOS逻辑门 7.6 国标数字集成电路系列介绍 CMOS逻辑门 国标数字集成电路系列介绍 7.2 授课的几点建议
7.2.1标准TTL与非门电路的结构
标准TTL与非门如图7.1所示，TTL与非门的重点是逻辑关系、特性曲线和参数，内部电路为曲线和参数服务，通过内部电路以便更好地了解曲线和参数，对集成数字电路内部结构做一般了解。 TTL与非门由三部分组成：输入级、中间放大级、输出级。输出有两个状态：即上止（VT3、VD4截止）下通（VT5导通），输出低电平，称为开态；上通（VT3、VD4导通）下止（VT5截止），输出高电平，也称为关态。
VCC?5V4k?VT1R1R2R4130?VT341.6k?VT2VDAB1k?UOVT5R3
图7.1 标准TTL与非门
在开态和关态时，对电路内部电流、电压的计算不作为重点，从逻辑关系了解如下逻辑状态的转换关系即可。对开态有
UA= UB = UIH ?? IB1 = IB2 ??VT2饱和?? VT5饱和?? UOL ? ? ? ?
UB1 =2.1V?? UB2 =1.4V ?? UB5 =0.7V └? ?-┐ ? ? UC2 =1V ?? VT3、VD4截止?┘ 对关态有
UA?0IB1?IILVT2截止?VT5截止?????UB?0UB1?1V??IR2?IB3?VT3、VD4饱和 ?UOH
7.2.2标准TTL与非门电路的特性曲线及参数
TTL与非门的特性曲线有：uO= f(uI)---电压传输特性曲线；uOL= f(iOL)----输出低电平负载特性曲线；
uOH= f(IOH)---输出高电平负载特性曲线；uI= f(R)---输入负载特性曲线。
对TTL逻辑门，这五条特性曲线，输出低电平负载特性曲线和输出高电平负载特性曲线是反映输出端带负载能力的情况，输出高电平时，输出电流，即拉电流是向外流；输出低电平时，输出电流，即灌电流是向里流。输出电流与逻辑门带负载的能力，工作速度有关，是重要的特性曲线。输入特性曲线，反映输入电压和输入电流之间的关系，当输入电流向里流时，是高电平输入电流，此时这个电流仅微安量级，对电路的影响很小；当输入电流向外流时，是低电平输入电流，此时这个电流对逻辑门的影响由输出低电平负载特性曲线得到反映。对于CMOS门没有输入电流所以本书对输入特性曲线没有专门介绍。电压传输特性曲线是十分重要的特性曲线，特别是它与许多参数关系密切，现以电压传输特性曲线为例说明这条曲线与逻辑门功能和参数之间的关系。
7.2.2.1 uo= f(uI)---电压传输特性曲线
电压传输特性曲线是研究在逻辑门的输入电压变化时，逻辑门的输出电压是如何变化的。为了了解输入电
9
压变化的全貌对输出电压的影响，所以测量时输入电压是连续变化的。电压传输特性曲线如图7.2所示。
uO/V43UOHMINABCVCCNO5V1021UOLMAX2.4V00.8VDUIHMIN2EUILMAXUoffUonuI/V
图7.2 电压传输特性曲线
1．与电压传输特性曲线相关的四个逻辑电平参数 ①输出低电平的最大值UOLMAX ②输入高电平的最小值UOHMIN ③输入低电平的最大值UILMAX ④输入高电平的最小值UIHMIN
对于中述系列TTL与非门规定UOLMAX=0.4V、UOHMIN=2.4V、UILMAX=0.8V、UIHMIN=2V。这四个参数之间的大小关系反映了逻辑门的噪声容限，见图7.3。对输出高电平，负向干扰只要不小于UIHMIN，电路的逻辑状态就不会改变；对输出低电平，正向干扰只要不大于UILMIN，电路的逻辑状态就不会改变。理解了这一点UOLMAX、UOHMIN、UILMAX、UIHMIN四个逻辑电平的大学关系就不会搞错。从图7.3中可以看出输出逻辑电平在上下两端的外侧；输入逻辑电平在上下两端的内侧。定义
（UILMAX-UOLMAX）为低电平噪声容限UNL（或△0）， （UOHMIN-UIHMIN）为高电平噪声容限UNH（或△1）。
实际的噪声容限U’NL= UILMAX-UOL，U’NH= UOH-UIHMIN一般要大一些。
UOHMIN=2.4VUIHMIN=2V｝UNH=0.4VUNL=0.4V｛UILMAX=0.8VUOLMAX=0.4V
图7.3 逻辑电平和噪声容限
2．开门电平和关门电平
从图7.2还可得到开门电平Uon和关门电平Uon。开门电平实际是输入高电平的最小值；而关门电平实际是输入低电平的最大值。Uon和Uon与UIHMIN和UILMAX的差别是UIHMIN和UILMAX是考虑了噪声容限和一批集成电路存在分散性以后制定的规范值，是对整个系列起作用的标准；而Uon和Uon是对一个具体的逻辑门而言，从物理概念上定义的输入高电平的最小值和输入低电平的最大值。
3．阈值电压UT
电压传输特性的过渡区很陡，于是可以认为它所对应的输入电压，既是决定VT5管截止和导通的分界线，
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又是决定输出高、低电平的分界线。因此，经常形象化地把这个电压叫做阀值电压或门槛电压，用UT表示。然而，过渡区所对应的输入电压，实际上有一定的范围，所以严格地讲，应当把阈值电压定义为过渡区中点所对应的输入电压值。
UT是一个很重要的参数，对于大信号变化，在近似分析估算中，常把它作为决定与非门工作状态的关键值。当uI＞UT时，就认为高电平输入，与非门开启，输出为低电平UOL；当UI＜UT时，就认为低电平输入，与非门截止，输出为高电平UOH。
7.2.2.2 输出负载特性曲线
输出负载特性曲线包括输出低电平负载特性曲线和输出高电平负载特性曲线，如图7.4 所示。由负载性曲线可得到相关的参数如下：
①输出低电平电流的最大值IOLMAX，根据不同的TTL系列，在几个毫安至几十个毫安； ②输出高电平电流的最大值IOHMAX，一般在几个毫安； 电流参数除IOLMAX和IOHMAX之外，还有
③输入高电平电流最大值IIHMAX，一般在几个微安；
④输入低电平电流最大值IILMAX，一般在一个毫安左右，与此相当的有输入短路电流Iis。
⑤扇出系数NO
uOL/VuOH/V40.40.30.20.10UOLMAX321iOL/mA0UOHMINIoHmax51015IOLMAX10203040iOH/mA
图7.4 输出负载特性曲线
(a) 灌电流负载特性曲线 (b) 输出高电平负载特性曲线
扇出系数NO是描述集成电路带负载能力的参数，它的定义式如下 NO?IOLMAXIILMAX
标准TTL系列，即74TTL系列，NO=10；74LS系列，NO=20。
扇出系数NO为什么由IOLMAX与IILMAX之比定义？为什么不由IOHMAX与IIHMAX之比定义？这主要因为IOLMAX电流值较大，是矛盾的主要方面，在输入端IILMAX也较IILMAX大。所以，高电平输出电流最大值的规范也是按照IOHMAX=NOIIHMAX定义的。例如74LS系列的IIHMAX=20?A，NO=20，所以IOHMAX=NOIIHMAX=20×20=400?A。而实际上IOHMAX要远比400?A大，这在逻辑门驱动电容负载时，输出由低电平向高电平转换时，为了减少上升时间，就需要较大的驱动电流，即IOHMAX要大。
7.2. 2.3 TTL逻辑电路输入端电阻负载特性曲线
TTL与非门输入回路的电阻值，对门的状态有很大的影响。图7.5输入端电阻负载特性曲线。
R18kb12.VCC?5VuI/V+UI-e1VT1RVT21.41O123Ri/k?
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图7.5输入端电阻负载特性曲线
1. 输入端接地电平
当输入端对地短路时（R=0），相当于接低电平，ui=0V，于是uO=UOH。 2. 输入端悬空电平
TTL与非门当输入端开路时（R=?），输入端的电流只能流向VT2，相当于接高电平，于是uo=UoL。此时用万用表测量输入端的电压ui≈1.4V，相当于高电平。 3. 关门电阻Roff
随着R的增加，uI不断增加，当增加到某一数值时，R上的压降达到关门电平Uoff≈1V时，输出电压就要开始从UOH明显下降，此时对应的电阻值称为关门电阻Roff。当R＜Roff时，与非门处于关态。
因关门电阻Roff的大小与逻辑门内部的参数有关，加上分散性，对于不同系列的逻辑门有所差别。对于74TTL系列，约在1k?左右，对于74LSTTL系列在5k?左右。 4. 开门电阻Ron
如果把与非门IOHMAX输入端的电阻R继续加大，输入电压uI随之增加，当uI增加到开门电平Uon≈1.4V时，与非门转入开态，输出低电平。此时，对应的电阻值就是开门电阻Ron。当R＞Ron时，与非门处于开态。对于不同系列的逻辑门Ron≈2.5 k?~10k?。
7.2.2.4 电源参数和时间参数
VCC——电源供电电压，对于MOS门，电源符号用VDD；对于TTL门，用VCC。 各种逻辑门的输出高电平一般接近电源电压。 ICCL——输出低电平电源电流； ICCH——输出高电平电源电流；
P0——静态功耗。静态功耗由下式计算得出 P0=0.5（ICCL+ICCH）VCC
间参数是动态参数，不同系列，不同型号差别较大，对逻辑门而言一般分为如下三个时间参数。 tPHL——输出电压从高电平变化到低电平相对于输入电压变化的延迟时间； tPLH——输出电压从低电平变化到高电平相对于输入电压变化的延迟时间； tpd ——tPHL和tPLH的平均值，它反映了电路传输信号的速度。 与非门平均传输延迟时间
tpd?tPHL?tPLH 27.2.3 OC门与三态门
7.2.3.1 OC门
将图7.1的TTL与非门电路中的VT3、VD4去掉，就得到集电极开路门，如图7.6所示。对于OC门主要说明以下几个问题：
1. 上拉电阻
在使用OC门时,由于VT5的上拉部分VT3、VD4去掉，VT5将不能得到高电平，为此OC门在工作时必须在输出端与电源之间外接一个电阻，这个电阻称为上拉电阻。
5VR14k?R21.6k?VT2VT5R31k?图7.6 OC门电路图及符号
ABVT1Uo&
上拉电阻的确定方法：
V?UOLMAXV?UOHMIN ，RcMAX?CC ，RcMIN≤Rc≤RcMAX RcMIN?CCIOL?MIILNICEX?KIIH上拉电阻的计算值往往从几百欧姆到几百千欧，一般选10k?左右，上拉电阻小有利于减小逻辑门的上升
时间，这时可以选1k?左右，但功耗大一些。
2．OC门输出端可以并联使用，实现与逻辑
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当几个OC门的输出端连在一起时，现在两个门的输出端连在一起后，只要其中有一个输出低电平，总的输出就是低电平，只有两个门都输出高电平时，总的输出才是高电平。这相当“与”的逻辑关系，这个与逻辑关系是在输出线上实现的，称为“线与”。
7.2.3.2 三态门
三态与非门与一般与非门不同，它的输出端除了可以出现高电平、低电平外，还可以出现第三种状态——高阻状态，或称禁止状态。图7.7的电路就是一个三态门电路的实例。这个电路实际上是由两个与非门加上一个二极管VD组成的，这是TTL三态与非门的典型电路。
R2R4VDVT3ENVT1VT2R3VD4ABR1R'1R'2R'4VCCABEN'VT3'VT1'VT2R'3VD'4&FENFZABuoFVT5'VT5ABEN&F10(a) 三态门电路图 (b) 逻辑符号 (c) 使能控制
图7.7 三态与非门
在讲解三态门时，强调解释高阻状态，高阻状态输出端的上下电路都呈现一个无穷大的电阻，即开路，因此，输出端高阻状态可以理解为输出端开路。这样十分有利于许多三态门的输出端并联在一起，接到输出总线上，三态门通过使能端，采用分时的工作模式，可以轮流将各自的数据输送到总线上去。这在中、大规模集成电路的输出级往往都采用这种工作模式。
7.2.4 CMOS门
逻辑门电路有两大系列的产品，TTL和CMOS系列，由于CMOS系列产品静态功耗低，应用越来越广泛，本章重点放在对COMS 电路特点的理解上。
7.2.4.1 CMOS反相器
MOS集成电路的发展是速度与功耗这一对矛盾对立统一的过程，最后发展到CMOS集成电路，这一对矛盾得到较好的统一，CMOS集成电路以反相器为基本电路，许多其他的CMOS集成电路电路都是由CMOS反相器组合而成。
的内部结构如图7.8所示，图7.9为 CMOS门电路电压传输特性曲线，图7.10为CMOS和TTL逻辑门的逻辑电平，图7.11为速度功耗曲线。
5VDDVTPuo(V)VCC?VDD?5V43UOCMOSTTLUIVTN210图7.8 CMOS反相器 图7.9 CMOS电压传输特性曲线
12345ui(V)
CMOS电路有许多优点，主要有： 1．静态功耗十分微小，往往只有微瓦量级，但是它的动态功耗，特别是在工作速度高的时候不一定比TTL集成电路小。
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2．在微功耗的条件下，有较高的工作速度，由图7.8可知，由于N沟道和P沟道两只场效应管在静态时不会同时导通，所以P沟道的管子可以把沟道电阻做的小一些，这样就可以向电容负载提供较大的驱动电流，从而使输出电压获得较陡的上升沿。
3．逻辑摆幅大，在相同的供电电压下，CMOS电路的输出高电平大于TTL电路的输出高电平；而CMOS电路的输出低电平小于TTL电路的输出低电平。因此在相同的逻辑摆幅条件下，CMOS电路可以使用更低的电源电压，为降低功耗和便携式仪器提供了方便。
4．具有较TTL电路更大的噪声容限，抗干扰能力更强。
UOHMIN?VDD?0.1V5432102UNH(LS)?0.7VUNL(LS)?0.4VUNH(HC)?0.3VDDUIHMIN?0.7VDDUOHMIN?2.7V每门功耗（mW）103?ECL-510 TO-5.2V?ECL-75 TO-2V21010STTL1.0LSTTL10-110-210-3TTLCMOS(15V)CMOS(10V)CMOS(5V)CL15pFUIHMIN?2V345UNL(HC)?0.2VDD?0.1V6UILMAX?0.2VDDUILMAX?0.8VUOLMAX?0.4VUOLMAX?0.1V图7.10 CMOS和TTL逻辑门的逻辑电平 图7.11 速度功耗曲线
10-4102103104105106107108输入频率（Hz）
7.2.4.2 CMOS传输门
CMOS电路不同于TTL电路的是它有所谓CMOS传输门，CMOS传输门既可以传输数字信号，又可以传输模拟信号，也称数字开关。CMOS传输门具有双向特性，通常也称为双向开关。CMOS传输门具有很低的导通电阻（几十欧）和很高的截止电阻（大于107欧），接近于理想开关。
CMOS传输门可以作为集成电路输出级的隔离门，可以作为多路开关用于数据的采集和选通，用于程序控制电路的增益控制，可以用于控制电路的零点锁定，组成开关矩阵对信号的传输方向进行编程等等，是十分有用的集成电路品种。
习 题
【7-1】 选择填空：
1、在数字电路中，稳态时三极管一般工作在 开关 状态（放大，开关）。在图7.1-1中，若ui<0，则三极管T 截止 （截止，饱和），此时uo= 3.7V (5V,3.7V,2.3V)；欲使三极管处于饱和状态，ui需满足的条件为 b （a.
ui?0 b.
ui?0.7Vccu?0.7VCC?? c. i)。在电路中其它参数不变的条件下，仅Rb减小时，三极Rb?RcRb?RC管的饱和程度 加深 （减轻，加深，不变）；仅Rc减小时，饱和程度减轻 （减轻，加深，不变），饱和压降
UCES 增大 (增大，减小，不变)。图中C的作用是 加速 （去耦，加速，隔直）。
2、由TTL门组成的电路如图7.1-2所示，已知它们的输入短路电流为Iis=1.6mA，高电平输入漏电流IiH=40?A。试问：当A=B=1时，G1的 灌 电流（拉，灌）为 3.2mA ；A=0时，G1的 拉 电流（拉，灌）为160?A。
+5V+3VCRbRcTuo
ABG1&G2&&G3
ui14
图7.1-1 图7.1-2
3、图7.1-3中示出了某门电路的特性曲线，试据此确定它的下列参数：输出高电平UOH=3V ；输出低电平UOL= 0.3V ；输入短路电流IiS= 1.4mA ；高电平输入漏电流IiH=0.02mA ；阈值电平UT=1.5V ；开门电平UON= 1.5V ；关门电平UOFF= 1.5V ；低电平噪声容限UNL= 1.2V ；高电平噪声容限UNH= 1.5V ；最大灌电流IOLmax= 15mA ；扇出系数N= 10 .
uo3VuOH3Vii(mA)uOL0.02 mAOui0.3V0.3VO1.5VuiO5mAiOH-1.4O15mAiOL
图7.1-3
4、TTL门电路输入端悬空时，应视为 高电平 ；（高电平，低电平，不定）此时如用万用表测量其电压，读数约为 1.4V （3.6V，0V，1.4V）。
5、集电极开路门（OC门）在使用时须在 输出与电源 之间接一电阻（输出与地，输出与输入，输出与电源）。
6、CMOS门电路的特点：静态功耗 极低 （很大，极低）；而动态功耗随着工作频率的提高而 增加 （增加，减小，不变）；输入电阻 很大 （很大，很小）；噪声容限 高 （高，低，等）于TTL门。
7、某TTL反向器的延迟时间tPLH=15ns，tPHL=10ns。输入为占空比为50%的方波，该方波的频率不得高于 30MHZ （50MHZ，40MHZ，30MHZ）。
【7-2】如图7-2(a)所示CMOS电路，已知各输入波形A、B、C如图(b)所示。R=10k?请画出输出F的波形。
A≥1FABCBC&R (a) (b)
图7-2 题7-2电路图
解： 当C=0时，输出端逻辑表达式为F=A?B；当C=1时，F =A，即，F =A?BC +AC。 答案见图7-2(c)。
ABCF
图7-2(c) 例题7-2解答图
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【7-3】电路如图7-3(a)～(f)所示，试写出其逻辑函数的表达式。
CMOSATTLF1ABCMOSF2AB≥1100k?(a)&100?(b)≥151?(c)F3TTLABCMOSF4ABTTLAF5B100k?(f)&&100k?(d)&100k?(e)≥1F6图7-3 题7-3图
解：F1=A，F2=1，F3=A?B，F4=AB，F5=1，F6=B
【7-4】在下图7-4（a）所示电路中，G1、G2、G3是LSTTL系列OC门，输出高电平时的漏电流为IoH≤100μA，输出低电平时允许的最大吸收电流为IoLmax=8mA，G4、G5、G6是LS系列与非门，它们的输入与输出特性如图（b）所示。已知VCC=5V，试计算外接负载电阻R的范围。
+VCCR&&&G1G2G3&&G4O0.5ii/mA0.02 mA1.0uOL/V1.000.500.254.03.02.01.0uOH/VG50.4ui/VO2468iL/mAOiH/mA&G6 (a) (b) (c) (d)
图7-4 题7-4电路图
解：
V?UoHminVCC?UoLmax≤ R ≤CC
IoL?MIiLNIcex?KIiH 其中M为TTL门的个数，K为TTL输入端数，N为OC门个数。
5?0.255?3.2 ?R?8?3?0.43?0.1?3?0.02 699??R?5k?
【7-5】CMOS电路如下图7-5（a）所示，已知输入A、B及控制端C的电压波形如图（b）所示，试画出F端的波形。
CA1B≥1≥1FABTGTGC
(a) (b)
图7-5 题7-5电路图
解： 当C?0时，F?A?B；当C?1时，F?B。解答波形图如图7-5(c)所示。
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ABC
F
图 7-5(c) 题7-5解答波形图
【7-6】 TTL三态门电路如图7-6所示。画出图示输入波形所对应的输出F的波形。
A&BENCA11FB1&ENC(a)(b) 图7-6题7-6的输入波形图
解：当C?1时，F?AB；
当C?0时，F?AB?A?B。 于是，逻辑表达式 F?ABC?(A?B)C F的波形见图7-6(c)所示。
ABCF
图7-6(c) 题7-6的输出波形图
【7-7】图7-7中各电路中凡是能实现非功能的要打对号，否则打×。图(a)为TTL 门电路，图(b)为CMOS门电路。
AAA&&&≥1A=1A≥1&5V100?11M(a) TTL门
1AA&AA&≥1=1TGVDDB1M (b) CMOS门 图7-7 题7-7电路图
解：
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A5V&A1100ΩA=1A&\A&&1M1
(a) TTL门
A&1MA1A=1VDD(b) CMOS门 图7-7(c) 题7-7电路图
\ABTG&
【7-8】要实现图7-8中各TTL门电路输出端所示的逻辑关系各门电路的接法是否正确？如不正确，请予更正。
ABBCCDABC&=1F?AF?AB?CD&BAB&&=11F?ABAX≥1100kF?AX?BX&
图7-8 题7-8电路图
ABC=1F?AABBCCD&F?AB?CD&BAB&EN&=11F?ABAX≥1100kF?AX?BX&
图7-8(b) 题7-8的电路图
【7-9】图7-9所示电路中G1为TTL三态门，G2为TTL与非门，万用表的内阻20kΩ/V，量程5V。当C=1或C=0以及S通或断等不同情况下，UO1和UO2的电位各是多少？请填入表中，如果G2的悬空的输入端改接至0.3V，上述结果将有何变化？
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C0 UO1S&G1C &UO2S通 UO1= UO2= UO1= UO2= S断 UO1= UO2= UO1= UO2= VG21 1 0 0 图7-9 题7-9电路图 解：
C 1 1 0 0 S通 UO1 =1.4V UO2 =0.2V UO1 =3.6V UO2 =0.2V S断 UO1 =0V UO2 =0.2V UO1 =3.6V UO2 =0.2V 若G2的悬空的输入端接至0.3V，结果如下表：
C S通 1 UO1 =0.3V 1 UO2 =3.6V 0 UO1 =3.6V 0 UO2 =3.6V S断 UO1 =0V UO2 =3.6V UO1 =3.6V UO2 =3.6V 【7-10】 图7-10中，G1为TTL三态门，G2为TTL与非门，图7-10（b）是其电压传输特性及输入负载特性。万用表表头的灵敏度为20k?／V，量程为5V。当C=0和C=1时，试分别说明在下列情况下，万用表的读数？输出电压uo各为多少伏？
C1、悬空。
S&uo2、波段开关S接到①端。 &3、段开关S接到②端。 ②③①④G1VG24、波段开关S接到③端。
RR5、波段开关S接到④端。 3.2V0.2V100Ω10kΩ 解：
由图7-10知，G2门的一个输入端接入电压表，内阻为20k?／
V大于开门电阻Ron，因此该端相当接入高电平。其解答见表7.10所示。 图 7-10 题7-10电路图
uo/V
ui/V3.6
2.4 1.4 Ri/k?O1230.3
Oui/V
图
7-10(b) 题7-10电压传输特性及输入负载特性
表7.10 题7-10解答表 C=0 C=1 解答 问题 1.G1悬空 2.波段开关S接到①端 3.波段开关S接到②端 4.波段开关S万用表的读数 0.3 V 0.3 V 1.4 V 1.4 V uo 万用表的读数 uo 3.6 V 3.6 V 0.3 V 0.3 V 1.4 V 1.4 V 1.4 V 1.4 V 0.3 V 0.3 V 0.3 V 0.3 V 19
接到③端 5.波段开关S接到④端 0.3 V 3.6 V 1.4 V 0.3 V
【7-11】 已知TTL逻辑门UoH=3V，UoL=0.3V，阈值电平UT=1.4V。试求图7-11所示电路中各电压表的读数。 解：电压表读数V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。
3.6V0.3V3.6V&&V1V2V33.6V3.6V1V4&V5 图7-11 题7-11电路图
【7-12】由CMOS传输门和反相器构成的电路如图7-12（a）所示，试画出在图（b）波形作用下的输出uo的波形（ui1=10V ui2=5V）
CuUo10VOUOui2i1TGtTG110VCOt
(a) (b) 图7-12 题7-12电路图
解：
C10Vtuo10Vt图7-12(b) 题7-12电路输出波形图
【7-13】甲乙两人用指针式万用表测量一个由TTL门组成的电路，发现某点的电位为1.8V。对此甲认为是由于该点的负载过重，导致灌电流或拉电流太大所致；乙则认为应先观察一下该点的波形，才能做出判断。你认为谁的说法正确的？为什么？
解：乙的说法正确，因为该点的电压有可能是变化的，此时万用表测得的是电压的平均值，1.8V的读数完全正常。
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第8章组合数字电路
8.1对课程内容掌握程度的建议
章 节 A 8.1组合数字电路的分析 8.2组合数字电路的设计 8.3译码器和编码器 8.4数 据 选 择 器 8.5数 码 比 较 器 8.6竞争与冒险 课程内容掌握程度 B C 组合数字电路的分析 组合数字电路的设计 译码器 数 据 选 择 器 数 码 比 较 器 编码器 竞争与冒险 8.2授课的几点建议
8.2.1组合逻辑问题的描述方式
逻辑图、逻辑式、真值表和卡诺图均可对同一个组合逻辑问题进行描述，知道其中的任何一个，就可以推出其余的三个。当然也可以用文字说明，不过文字说明一般都不如这四种手段来得直接和明确。这四种形式虽然可以互相转换，但毕竟各有特点，各有各的用途。逻辑图用于电路的工艺设计、分析和电路功能的实验等方面；逻辑式用于逻辑关系的推演、变换、化简等；真值表用于逻辑关系的分析、判断，以及确定在什么样的
表8.1 全加器的真值表 ABC0CS0000111100110011010101010001011101101001输入下有什么样的输出；卡诺图用于化简和电路的设计等方面。以全加器为例，表8.1为全加器的真值表 图8.1全加器的卡诺图表示法
BC000A0110111( )a全加器的和S11101ABC001000111110111( )b全加器的进位C图8.1全加器的卡诺图
全加器的逻辑式:
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S?AC?BC?C0C?ABC0?全加器的逻辑图如图8.2所示
?m(1,2,4,7)
1C?BC0?AC0?AB??m(3,5,6,7)
C&&1ABC0C1S1S 图8.2 全加器的逻辑图
全加器是一个比较有代表性的组合数字电路，在后面中规模集成电路数据选择器应用设计、ROM应用中是以此为例进行讲解的，因此，应对全加器的逻辑描述熟练掌握。
8.2.2组合逻辑电路的分析
组合数字电路的框图如图8.3所示，每一个输出都是一个组合逻辑函数。
P1?f1(X1,X2,?,Xn?1,Xn)
X1P1P2?f2(X1,X2,?,Xn?1,Xn) 组合数字X2P2电路……
Xn-1Pm-1Pm?fm(X1,X2,?,Xn?1,Xn)
XnPm在本章中要讨论四个问题，组合数字电路的分析；
组合数字电路的设计；通用组合数字电路的应用和组 图8.3 组合数字电路框图
在分析之前，要对电路的性质进行判断，是否是组合数字电路，如果是，则按组合数字电路的分析方法进行。
1 写出电路的输出逻辑表达式
根据逻辑图写出电路的输出逻辑表达式，对于级数多的组合逻辑电路，设一个或几个合适的中间变量。 2 列出电路的真值表
根据逻辑式列出电路的真值表 3 写出逻辑说明
8.2.3常用编码
表8.2 各种常用编码 二进制码 BCD8421 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 1 0 1 0 1 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 有权码 BCD5421 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 无权码循BCD2421 BCD2421* 环码 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 偏权码 余三码 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 22
1 1 1 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 常用编码一般强调掌握自然二进制码、BCD8421、BCD5421码。但目前随着大规模集成电路及通讯业的发展，循环码也变得越来越重要了。
循环码是一种无权码，循环码编排的特点是相邻两个数码之间符合卡诺图中的邻接条件，即相邻两个数码之间只有一位码元不同，码元就是组成数码的单元。符合这个特点的有多种方案，但循环码只能是表8.2中的那种。它的编排可以在卡诺图中依次循环得到。循环码又称格雷码（Grey Code）
8.2.4组合逻辑电路的设计
关于组合逻辑电路的设计，首先要了解什么样的问题可以用组合数字电路来实现。 1) 输入和输出变量只有两个状态；
2）任何情况下输出仅由该时刻的输入所决定。
这样的问题可以由组合数字电路来实现，具体设计步骤如下： 1． 按逻辑要求列出真值表
有的设计题目属于实际设计题目，如1灯两处控制等，这样的题目要求在写真值表之前，必须做一个规定，规定逻辑变量名称及每一个变量的取值的含义，这样写真值表才方便。有的设计题目，逻辑要求十分具体明确，就可不必多做规定，如全加器等。 2．由真值表写出逻辑式
任何一个与或型逻辑式都可以写成某几个最小项之和。真值表中变量一般是按二进制数的变化来取值并排列的，即有2n种组合形式，正好可以与最小项一一对应。所以我们就可以用真值表中输出等于“1”所对应的最小项之和来表示该逻辑函数式。
3．对逻辑式进行简化 4．做出逻辑图
在设计组合数字电路时，有时会遇到这样的情况，输入变量的某种组合是不存在的，也就是真值表中的某几行是不存在的。或称之为受到约束，约束项是不存在的，可以用“0”表示，但是也可以把它当成“1”看待，因为实际上它并不存在，这样并不影响电路的逻辑功能。约束项既可当“0”，也可当“1”，我们用?或者?这个符号表示，所以也可以称约束项为任意项或者无关项。将某些约束项视为“1”以后，对逻辑函数的化简大为有利，至于那些约束项视为“1”，哪些视为“0”，要根据化简的需要来确定，
8.2.5中规模组合逻辑电路的种类及功能
8.2.5.1集成四位加法器74LS283
集成四位加法器74LS283可以实现二个4位二进制数的加法运算，它是由4个全加器集成而成的，属于中规模集成电路。74LS283的框图如图8.4所示
S3C4S2S1S0C074LS283A3A2A1A0B3B2B1B0图8.4集成四位加法器74LS283的框图
图中A3、A2、A1、A0和B3、B2、B1、B0为加数和被加数，S3、S2、S1、S0为和C0为低位来的进位，C4为向高位的进位。
8.2.5.2二进制码译码器
二进制码译码器又名最小项译码器，N中取一译码器。n为二进制码的位数，就是输入变量的位数，N=2n，所以，N也是输出量的数目，或全部最小项的数目。因为最小项取值的性质是对于一种二进制码的输入，只有一个最小项为“1”，其余N-1个最小项均为“0”。
BIN/OCT所以，二进制码译码器也称为n线/N线译码器，例B0Y0001如对于三位二进制码译码器，可称为3线/8线译码B1Y112Y22器，三变量二进制码译码器的逻辑符号如图8.5所B23Y34示。 Y4&
ST1ST2ST3图 EN567Y5Y6Y7 23
8.5 最小项译码器
8.2.5.3 中规模显示译码器
74LS47、74LS48等是几款LED显示译码器。74LS48适用于共阴极LED数码管，输出高电平有效。74LS47与74LS48功能相同，只不过是输出低电平有效，适用于共阳极LED数码管，它的逻辑符号见图8.6。74LS47显示字型与输入的对应关系如图8.7所示。
BIN/7-SEGBI/RBORBILTABCD图8.6 74LS47的逻辑符号 1&CT?0G21V20a20,21b20,21c20,21d20,21e20,21f20,21g20,21 afgbced012345678 图8.7 74LS47显示字型与输入的对应关系
9101112131415
8.2.5.4数据选择器
数据选择器的英文是Multiplexer，用缩写MUX表示。数据选择器的功能是，将若干个输入信号，从中选
出一个传送到输出端。输入信号的个数一般是2、4、8、16、…等等。例如产品有74LS157四2选 一数据选择器、74LS153双4选一、74LS151为8选 一数据选择器、74LS150为十六选一数据选择器等。它们的逻辑功能可用图8.5中的4选一数据选择器来加以说明。其逻辑符号如图
Y8.8所示。
A0011B 0 1 0 1YD0D1D2D3
MUXG03EN103210A BD3 D2 D1 D0
表8.5 4选一数据选择的功能表 8.8 四选一MUX的逻辑符号
8.2.5.5数码比较器
表8.5是四位二进制码比较器74LS85的功能表，功能表的排列按照从最高位开始比较的原则进行的。A3
＞B3，就是 [A3 A2 A1 A0]＞[B3 B2 B1 B0]；当A3=B3时，比较次高位，若A2＞B2，就是 [A3 A2 A1 A0]＞[B3 B2 B1 B0]，余类推。四位数码比较器74LS85的逻辑符号如图8.8所示。
比 较 输 入 表8.5 四位数码比较器的功能表 串 联 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 (A>B)i (A A3＝B3 A2＝B2 A1＝B1 A0 = B0 A3＝B3 A2＝B2 A1＝B1 A0 = B0 A3＝B3 A2＝B2 A1＝B1 A0 = B0 A3＝B3 A2＝B2 A1＝B1 A0 = B0 A3＝B3 A2＝B2 A1＝B1 A0 = B0 A0A1A2A3(A?B)iL L L L H H H L H H H L H H H L L L L H H H L H H H L H H H 0(A?B)i(A?B)iB0B1B2B33<=>0??COMPAA?BA?BA?BA?BA?BA?BB3 图8.8 四位数码比较器74LS85的逻辑符号 8.2.6用中规模组合逻辑电路设计组合逻辑电路 1 试用4位全加器74LS283设计一个组合逻辑电路，将余3码转换为BCD8421码。 [简答] 由题意可知：输入是余三码，输出是BCD8421码。BCD8421码等于余3码减?0011?B。根据“加补”的概念，减去?0011?B，等于加?0011?补=?1101?B。因此该转换电路可以用加法器实现。用74LS283实现的转换电路如图8. 9所示。 BCD8421码 S3S2S1S0C4474LS283C0A3A2A1A0余三码输入 \B3B2B1B0 图8.9逻辑图 2 用最小项译码器74LS138实现组合数字电路D，J 最小项译码器74LS138的输出为最小项的反。将D、J写成最小项反的形式。 D??m(1,2,4,7)??m(1,2,4,7)?m11?m2?m4?m7 J??m(1,2,3,7)??m(1,2,3,7)?m?m2?m3?m7 用最小项译码器74LS138实现的逻辑图见图8.10所示。 25 74LS138J0BA\\0123445&EN6712BIN/OCT&&DJ图8.10 用最小项译码器74LS138实现组合数字电路的逻辑图 3 用数据选择器实现任意组合数字电路 用三变量数据选择器实现四变量的组合逻辑函数 Y?ABC?BD?AC 解： 1． 逻辑函数转换为与或标准型 Y?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD 2．从四个输入逻辑变量中任意确定三个变量作为选择变量 从四个输入逻辑变量中任意确定三个变量作为选择变量可有多种方案，确定ABC、BCD、ABD、ACD等等。不同的方案得到的结果简单的程度不同。 例如确定ABC为选择变量，于是有 Y?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD?ABCD ?m0D?m0D?m2D?m2D?m3D?m5D?m5D?m6D?m7D 3． 根据选择变量的高低位关系，将逻辑函数写成最小项和第四个逻辑变量相与再相 或的形式 Y?m0?m2?m5?m3D?m6D?m7D 4． 将存在的最小项接“1”， 不存在的最小项接“0”，最小项与第四个变量的原变量或 反变量相乘的，则或接该变量的原变量，或接反变量。于是可以画出如图8.11所示的连线图。 YG07MUXEN21076543210ENABCD“1”“0”图8.11 用数据选择器实现组合数字电路的逻辑图 8.2.6竞争冒险 近年来，随着IC产业的发展，对竞争冒险现象及产生原因的概念要求加强了。在大规模集成电路设计中， 通过仿真波形观察到，电路有时会有竞争冒险现象。这时就需要重新设计电路，消除竞争冒险。所以，在用FPGA器件实现大规模逻辑电路设计时，对本节内容的理解是比较重要的。 习 题 【8-1】分析图8-1所示电路的逻辑功能，写出输出的逻辑表达式，列出真值表，说明其逻辑功能。 &&&&&图8-1 题8-1电路图 ABC解： &&Y 26 Y?ABC?ABC?AB?C??m(0,3,5,?6A)?B?C ABC【8-2】逻辑电路如图8-2所示： 1．写出输出S、C、P、L的逻辑函数表达式； 2．当取S和C作为电路的输出时，此电路的逻辑功能是什么？ X&&&11SYZ=11&&CPL1图8-2 题8-2电路图 解： 1、S=X?Y?Z C=X(Y?Z)?YZ?XY?XZ?YZ P=Y?Z L=YZ 2、当取S和C作为电路的输出时，此电路为全加器。 【8-3】 图8-3为由三个全加器构成的电路，试写出其输出F1，F2，F3，F4的表达式。 D'S3C'B'A'S2S1S074LS283C0XYAiSiBiCi-1CiAiSiBiCi-1CiF1F2C44A3A2A1A0B3B2B1B0DCBAZAiSiBiCi-1CiF3F4>1>1>1图8-3 题8-3电路图 图8-4 题8-4电路图 解：F1=X?Y?Z F2?(X?Y)?Z F3?XY?Z F4?XYZ 【8-4】图8-4为集成四位全加器74LS283和或非门构成的电路，已知输入DCBA为BCD8421码，写出B2 B1的表达式，并列表说明输出D'C'B'A'为何种编码？ 解：B2?B1?D?B?A?D?C?D?CB?CA 若输入DCBA为BCD8421码，列表可知D’C’B’A’为BCD2421码。 【8-5】图8-5是由3线/8线译码器74LS138和与非门构成的电路，试写出P1和P2的表达式，列出真值表，说明其逻辑功能。 27 YCBA\74LS1381BIN/OCT01223445&EN67&P1G1G0421Q0G7&>1&P2AMUXEN01234567\B1图8-5 题8-5电路图 图8-6 题8-6电路图 解：P1= P2= ?m(0,7)?ABC?ABC ?m(1,2,3,4,5,6)?AB?BC?AC 该电路为一致性判别电路，当A B C相同时，P1=1；当A B C不相同时，P2=1。 【8-6】图8-6是由八选一数据选择器构成的电路，试写出当G1G0为各种不同的取值时的输出Y的表达式。 解：结果如下表： G1 G0 Y 0 0 0 1 1 0 1 1 A A?B AB A?B 【8-7】最佳化布尔式P=ABC?ABC?ABC，然后用与非门实现之。 解：P=BCABC?ACABC?ABABC（图略） 【8-8】用与非门实现下列逻辑关系，要求电路最简。 P1=?m(11,12,13,14,15) P2=?m(3,7,11,12,13,15) P3=?m(3,7,12,13,14,15) 解： P1CD00AB0001111011111P2011110CD00AB0001111011P30111111110CD00AB00011110110111111101 ? P1?ABAC D P2?ABC?ACD?ACDP3?AB?ACD - (图略) 【8-9】某水仓装有大小两台水泵排水，如图8-9所示。试设计一个水泵启动、停止逻辑控制电路。具体要求是当水位在H以上时，大小水泵同时开动；水位在H、M之间时，只开大泵；水位在M、L之间时，只开小泵；水位在L以下时，停止排水。（列出真值表，写出与或非型表达式，用与或非门实现，注意约束项的使用） 28 M1M2HML图 8-9 题8-9电路图 解： 1.真值表 3.表达式：F2=M， F1=ML?H?MH?LH（或按虚线框得HM?L) H M L 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 F2 F1 0 0 0 1 × × 1 0 × × × × × × 1 1 2卡诺图 F2H01MLF1000010111110H01ML000011110110 【8-10】仿照全加器设计一个全减器，被减数A、减数B、低位借位信号J0、差D、向高位的借位J，要求： 1． 列出真值表，写出D、J的表达式； 2． 用二输入与非门实现； 3． 用最小项译码器74LS138实现； 4． 用双四选一数据选择器实现。 解： 1、真值表 A B J0 D J 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 0 0 0 0 1 1 0D= ?m(1,2,4,7)?A?B?J J?7)A?B?J?m(1,2,3,?0 B?A2、用二输入与非门实现 29 &AB&J0&&&&&&D&图 8-10(a) 题8-10电路图 J 3、用74LS138实现 4、用双四选一数据选择器实现 DJ0BA\74LS138BIN/OCT011223445&6EN7Q&D&JJ0AB02G31MUX2ENJQ1EN0 1 2 3 0 1 2 3\图 8-10(b) 题8-10电路图 图 8-10(c) 题8-10电路图 【8-11】设计一组合数字电路，输入为四位二进制码B3B2B1B0，当B3B2B1B0是BCD8421码时输出Y=1；否则Y=0。列出真值表，写出与或非型表达式，用集电极开路门实现。 解： Y=AB?AC YCD00AB001011110110EcBA011111011100101100C&Y=AB+BC&图 8-11 题8-11电路图 【8-12】设计一显示译码器，输入三个变量，输出控制共阳极数码管显示六个字形，字形从0~9及A~Z中任选，要求用与非门实现。 (略)【8-13】试用最小项译码器74LS138和和一片74LS00实现逻辑函数： P1 (A,B)=?m(0,3) P2 (A,B)=?m(1,2,3) 解：本题有多种答案，同学可自行设计。 30 BA\74LS138BIN/OCT011223445&6EN7P2&P1图 8-13 题8-13电路图 【8-14】试用四位全加器74LS283和二输入与非门实现BCD8421码到BCD5421码的转换。 解：把BCD8421码转换为BCD5421码，前五个数码不需改变，后五个数码加3。据此可得加数低两位的卡诺图，所以B1=B0=D+CB+CA=D?CB?CA D' C' B' A'S3 S2 S1 S0B1B0DC0001111011BA0000011101011001C474LS283C0B3 B2B1B0A3A2A1A0D C B A图 8-14 题8-14电路图 【8-15】设计一个多功能组合数字电路，实现下表所示逻辑功能。表中C1，C0为功能选择输入信号；A、B为输入变量；F为输出。 1、列出真值表，写出F的表达式； 2、用八选一数据选择器和门电路实现。 C1 C0 F 0 0 A+B 0 1 AB 1 0 A?B 1 1 A?B 解：1、F=C0AB?C0AB?C1AB?C0AB?C1C0AB 2、用八选一数据选择器和门电路实现。 D0=D3=D4=D7=B D1=1 D2=0 D5=D6=B FC1C2A421Q0G7MUX0 1 2 3 4 5 6 7\BEN图 8-15 题8-15电路图 【8-16】电路如图8-16(a)所示。1．写出L，Q，G的表达式，列出真值表，说明它完成什么逻辑功能。 2．用图8-16(a)所示电路与图8-16(b)所示的集成四位数码比较器构成一个五位数码比较器。 31 QL1GPA>BPA=BPA 图8-16题8-16电路图 ?A B解： 1、L?AB G?AB Q?AB 该电路为一位数码比较器。 2、将L Q G接到74LS85的串行输入端即可。 【8-17】某汽车驾驶员培训班进行结业考试，有三名评判员，其中A为主评判员，B和C为副评判员。在评判时，按照少数服从多数的原则通过，但主评判员认为合格，方可通过。用与非门组成的逻辑电路实现此评判规定。解： A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 1 1 F?AB.AC 【8-18】某同学参加四门课程考试，规定如下：课程A及格得1分；课程B及格得2分；课程C及格得4 分；课程D及格得5分；各课程不及格得0分。若总得分8分以上（含8分）就可结业。用“与非”门组成的逻辑电路实现上述逻辑功能的判断。 解： A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 L 0 0 0 1 0 0 0 1 0 0 0 1 0 1 0 32 1 1 1 F?ACD?BCD?ABCD?ABCD?AB(C?D).CDAB1 1 【8-19】 分析图8-19所示电路中，当A、B、C、D只有一个改变状态时，是否存在竞争冒险现象？如果存在，都发生在其他变量为何种取值的情况下？ A1&B1&&YC1&D1& 图8-19 题8-19电路图 解： Y?ACD?ABD?BC?CD 当B=0且C=D=1时：Y=A?A 当A=D=1且C=0时：Y=B+B 当B=1,D=0或A=0,B=D=1时：Y=C+C 当A=0,C=1或A=C=1,B=0时：Y=D+D 【8-20】 某车间有A、B、C、D四台电动机，今要求：（1）A机必须开机（2）其他三台电动机中至少有两台开机，指示点亮，否则指示熄火。设指示灯亮为“1”灭为“0”。电动机的开机信号通过某种装置传到各自的输入端，电动机开机时，使该输入端“1”，否则为“0”。做出组成指示灯亮的逻辑图。 解： A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 L 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 L=ABD+ABC+ACD 习 题 【9-1】已知电路如图9-1(a)所示。按要求回答下列问题： 33 ①请回答，C=0 、C=1时该电路分别属于组合电路还是时序电路？ ②分别写出C=0 、C=1时，输出端Q的表达式。 ③画出在图9-1(b)输入波形作用下，输出Q的波形。 BQCTGCTGCA≥1 C≥1 ABC图 9-1(a) 题9-1电路图 图9-1((b) 输入波形图 Q 解：1．C=0时该电路属于组合电路；C=1时是时序电路。 2．C=0时Q=A?B; C=1时Qn+1=B?Qn?BQn 3．输出Q的波形如图9-1(b)所示。 【9-2】已知由与非门构成的基本RS触发器的直接置“0”端和直接置“1”端的输入波形，如图9-2所示，试画出触发器Q端和Q端的波形。 RdSdQQQ+R&ABQ&+RS12 图 9-2 题9-2的输入波形图及输出波形 图 9-3 题9-3的电路图 解：基本RS触发器Q端和Q端的波形可按真值表确定，要注意的是，当Rd和Sd同时为“0”时，Q端和Q端都等于“1”。Rd和Sd同时撤消，即同时变为“1”时，Q端和Q端的状态不定。见图9-2的下半部分。图中Q端和Q端的最右侧的虚线表示状态不定。 【9-3】试分析图9-3所示电路的输出端波形，设初态为“0”。开关S是一个微动开关，按下开关的按键，触点将运动到2点，松开按键，触点自动返回1点。如果当触点在2点发生多次抖动，输出波形有何变化？ 解：此电路可以通过按动微动开关从Q端输出一个脉冲，触点到达2，Q端输出“1”，触点返回1，Q端返回“0”。触点在2端发生抖动，因触发器的锁存作用，Q端输出的 “1” 不会发生变化。 【9-4】试画出图9-4所示电路的输出端波形，设初态为“0”。 Q≥1Q≥1RdSdQ01SdRdQ图9-4 题9-4的电路图和输入波形图及输出波形 解： 此题是由或非门构成的RS触发器，工作原理与由与非门构成的基本RS触发器一样，只不过此电路对输入触发信号是高电平有效。参照例14.1的求解方法，即可画出输出端的波形。 【9-5】试画出图9-5所示的电路，在给定输入时钟作用下的输出波形。设触发器的初态为“0”。 “1”CPR1JC11KSFQCP&&YZQQZ图 9-5 题9-5电路图 图 9-5(b) 题9-5的输出波形图 Y 34 解： 见图9-5(b)，此电路可获得双相时钟。 【9-6】试写出图9-6所示电路的真值表。 解： 1&S 真值表如下： Q1DF Rn Sn Qn+1 C1R 0 0 Qn ≥1 0 1 1 1 0 0 CP 1 1 1 该触发器克服了RS触发器的不定状态。 图9-6 题9-6电路图 【9-7】试将D触发器转换为T触发器。 R“1”解：T触发器当T=0时，具有保持功能；当T=1FQQT时，具有翻转功能。将D触发器接成T?触发器，按&C1CP图9-7接线即可实现T触发器的功能。 1DS 图9-7 D触发器转换为T?触发器 【9-8】分析图9-8所示电路，列出真值表，写出特性方程，说明其逻辑功能。 Q&Q&&&DCP图9-8 题9-8电路图 解：1．真值表(CP=0时，保持；CP=1时如下表）。 D Qn 0 0 0 1 1 0 1 1 Qn+1 0 0 1 1 2．特性方程Qn+1=D 3．该电路为锁存器（时钟型D触发器）。CP=0时，不接收D的数据；CP=1时，把数据锁存，但该电路有空翻。 【9-9】试画出在图9-9所示输入波形的作用下，上升和下降边沿JK触发器的输出波形。设触发器的初态为“0”。 解：见图9-9(b)。 CPJKCPJKQQ图 9-9 题9-9的输入波形图 图 9-9(b) 题9-9的输出波形图 【9-10】试画出图9-10(a)所示电路，在图9-10(b)给定输入下的Q端波形，设触发器初态为“0”。 35 1JFQQCPDQCPD11C11K (a) 题9-10的电路图 (b) 输出波形图 图9-10 题9-10的电路图和输入波形图 解：见图9-10(b)。 【9-11】试画出图9-11(a)所示的电路，在给定输入作用下的输出波形。设触发器的初态为“0”。 “1”A“1”S1Q1JC11KRFQ1“1”“1”R2Q1JC11KSFQ2CPAQ1Q2CP (a) (b) 图 9-11 题9-11电路图和波形图 解：见图9-11(b)。该电路A输入每出现一次下降沿，Q2端就输出一个宽度等于时钟周期的脉冲。 【9-12】分析并画出图9-12示电路的Q端和Q的波形。触发器的直接置“0”端和直接置“1”端是高电平有效。已知CP方波的TCP=100?s、R=100k?、C=100pF，反相器的阈值电平（门限电平）UT=2.5V。 解： “0”SFQQCP“1”C11DR1CPQRCuCtw5V0VQ图 9-12 题9-12电路图 图 9-12(b) 题9-12电路图的解答 uc5V0V5V0V2.5V 此题要考虑触发器的同步功能和异步功能混合在一起的情况，异步功能的优先级高于同步功能。当Q=0时，触发器给C充电，uC按指数规律上升，经反相器输出低电平，以维持触发器的“0”状态。当时钟使触发器置“1”时，Q=0，电容器C经R放电，uC下 降，经tw后反相器输出高电平，对触发器置“0”。具体波形见图9-12(b)。 【9-13】试计算图9-13中单稳态触发器74LS122的暂稳态时间，图中Rext=10k?、Cext=100nF，是否可以用74LS122实现4分频？如果可以请确定触发信号的频率；如果不可以，应如何办？ A1A2B1B2123474LS12286QQRd5RICXCX/RX91113 图 9-13 题9-13电路图 CextRextVCC解： 根据图中所给参数，暂稳态时间tw tw=0.7RextCext=0.7?10?103?100?10-9=0.7ms 11??357Hz 触发信号的频率应为 f?4tw2.8?10?3【9-14】说明0图9-14所示电路的名称。计算电路的暂稳时间tw。根据计算的tw值确定哪一个输入触发信号是合理的，并分别画出在这两个输入信号作用下的输出波形。 36 VCC330?ui1O20407080100120140R48uiC7555362510.1μFuoC5tui2O20407080100120140 图 9-14 题9-14的电路图和输入波形图 解： 此电路是555定时器构成的单稳态触发器。根据图示参数 - tw ?1.1RC = 330?0.1?106=36.3?s 由此可以确定,第二个触发输入是符合单稳态触发器对触发信号低电平宽度的要求,即触发信号的低电平宽度要小于暂稳时间。 若采用第一个触发信号，由于它的低电平宽度达50?s，超过了36.3?s。所以，暂稳态结束后，触发信号仍然存在。此时，因为触发输入为低电平，555定时器的输出应为高电平。当达到70?s时刻，触发输入变为高电平，输出才变为低电平。输出相当触发输入的反相。 对第二个触发输入，为单稳工作状态，输出脉冲宽度36.3?s。波形图参阅图9-14(b)。 tui1O20407080100120140uoOt20407080100120140tui2O20407080100120140tuoO20407080100120140t图9-14(b) 题9-14的输出波形 【9-15】由555定时器构成的施密特触发器如图9-15(a)所示。 ①在图9-15(b)中画出该电路的电压传输特性曲线； ②如果输入ui为图9-15(c)的所示信号，对应画出输出uo的波形； ③为使电路能识别出ui中的第二个尖峰，应采取什么措施？ ④在555定时器的哪个管脚能得到与3脚一样的信号，如何接法？ +6V748351uo(V)64ui(V)4V2Vuo(V)555ui62uo0tC520(a) 2 4 6ui(V)0(c)t(b)图9-15 题9-15电路图和波形图 解： 【9-16】分析图9-16所示电路的工作原理。计算uo2的振荡频率和振荡的持续时间。 37 RA1RB1100k?VCC4835VCCRA21k?71M?555I1uo1RB24.7k?7620.1μF4835555II1uo262C1+10μF C5C2C5 图9-16 题9-16电路图 解：555定时器I和II的振荡周期分别是 T1?T1H?T1L?0.7(RA?RB)C1?0.7RBC1?7.7?7?14.7s T2?T2H?T2L?0.7(Ra?Rb)C2?0.7RbC2?0.399?0.329?0.724ms 根据电路连线，只有当uo1为高电平时，定时器Ⅱ才可能振荡。所以，在T1H?7.7s的期间内,，才能振荡，振荡 1频率是f??1.37kHz。555定时器Ⅱ发出频率为1.37kHz的断续波，持续7.7s，停止7s。 T2【9-17】图9-17(a)为由555定时器构成的单稳态触发器电路，为了获得窄的触发脉冲，在输入端加入了一个微分电路Ri、Ci。请问： ①微分电路的参数如何选择？ ②说明二极管的作用。 ③图(a)和图(b)两个电路都能获得需要的触发脉冲吗?为什么? VCCR47628351VCCDRiR76248351uiCiDRiC555uoC5uiCiC555uoC5 (a) (b) 图9-17 题9-17的电路图 解：1．设输入触发脉冲为50%占空比、频率为f的方波，高电平为VCC、低电平为0。微分电路应满足RiCi<<１/ f。 2．输入信号微分后，有正向和负向尖脉冲，二极管对正向尖脉冲进行限幅，只留下负向尖脉冲用于触发单稳态触发器。 3．图9-17(a)获得的负向尖脉冲高电平为0V，低电平为-VCC，触发脉冲虽然是负脉冲，但其高、低电平的数值不符合要求；图(b)也可获得负向尖脉冲，其高电平为VCC，低电平为0V，满足555定时器单稳态触发器对输入触发信号逻辑电平的需要。见图9-17(b)。 ui￠·??ê?3?èì???μ0V-VT·?ùê?3?CCèì???μVCC 0V图9-17(b) 微分与限幅输出波形 【9-18】图9-18给出了A、B、C、D四种波形图，A是已知的输入波形，如何能获得B、C、D三种波形？ 1． 画出得到波形B的电路图，并说明电路的名称； 2． 画出得到波形C的电路图，并说明电路的名称；指出哪个元件可以调节tw； 3． 画出得到波形D的电路方框图，对方框的功能要加以说明。 38 ABCtWt'WD 图9-18 题9-18的波形图 解： 1．二分频，用一个T’触发器即可实现； 2.单稳态触发器，其电路见图9-18(b)，调节R，即可改变输出脉冲的宽度tw，其输入端应加入图9-17(b)的微分电路。 3.先通过一个六进制计数器，使其输出高电平有四个时钟周期宽，低电平有二个时钟周期宽。用这个输出波形与时钟相“与”，即可得到D输出波形。电路的方框图见图9-18(c)。 VCCR47628351555uoCPC5uiC?ê?y?÷& 图9-18(b) 实现波形C 图9-18 (c) 实现波形D的方框图 习 题 【10-1】下列哪种触发器可用于移位寄存器： 基本RS触发器、D触发器、JK触发器、T触发器、T?触发器 解： 构成移位寄存器的触发器必须在时钟的控制下，实现数据“0”或“1”的移位，所以触发器必须是时钟触发器，且具有置“0”、置“1”的功能。 【10-2】用维持阻塞D触发器和与非门设计一个三位右移寄存器，用一控制信号X加以控制，当X=0时能串行输入新数据DI，当X=1时具有自循环功能。 解： n根据题意D2=XQ0?XDI，很容易画出如题图10-2所示的逻辑图： X1DI&&&DQQFF2DQFF1DQFF0QQCP 题图 10-2 【10-3】采用JK触发器实现一个四位右移移位寄存器。如果触发器没有Q端，该如何办？ 解： 如果JK触发器有Q端，构成移位寄存器时，低一位的触发器的Q端接向相邻高一位触发器的J端；Q端接向K端。如果JK触发器没有Q端，低一位的触发器的Q端接向相邻高一位触发器的J端，同时通过一个反相器再接向K端。因为移位寄存器中触发器只需要具备置“0”和置“1”功能，根据JK触发器的真值表，在执行置“0”和置“1”功能时，J端和K端的状态是相反的。 39 【10-4】在二进制异步计数器中，请将正确的进位端或借位端填入下题表10-4中。 解： 题表10-4 触发方式 计数器类型 加法计数器 减法计数器 上升沿触发 由 Q 端引出进位 由 Q 端引出借位 下降沿触发 由 Q 端引出进位 由 Q 端引出借位 【10-5】分析图10-5(a)所示计数器电路。 ①画出状态转换图，指出是几进制计数器。 ②验证该计数器能否自启动，如果不能请修改电路，使之能自启动。 Q1Q2Q3J1Q1K11J2Q2K2J3Q3K3CP图10-5(a) 题10-5逻辑图 解： 电路由三个下降沿JKFF构成，均由同一个时钟CP触发。所以为同步计数器，其分析步骤如下： 1．写出驱动方程，由图知 J1?Q3 J2?Q1Q3 J3?Q1Q2K1?Q3?Q2 K2?Q3 K3?Q1Q2 0122．列状态转换表： 先任意设电路Q3Q2Q1的某一状态为初始状态，可得到 345触发器输入端J、K的状态，在时钟CP的作用下，可得到一个新的 状态；再以此设为电路的现态，求出其次态，直至得到电路所有可 76能出现的状态的次态。 本例设Q3Q2Q1的初始状态为000，在CP的触发下，可得到 图10-5(b) 状态转换图 其次态仍为000，再设初态为001，求得其次态，依次类推…。 如题表10-5所示。 3．画状态转换图。 4．该电路为五进制计数器。 不能自启动，可用次态卡诺图的方法，修改000、001、010的次态使之进入正常时序，并兼顾驱动方程最简，可将000、001、 010的次态变为100，画出次态卡诺图可得到J3新的驱动方程，即J3=1。而K3、、J2、K2、J1、K1的驱动方程不变，这样就可以自启动。新的状态转换图如图10-5(b)所示。 题表10-5 Q3 Q2 Q1 J3 K3 J2 K2 J1 K1 40 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0 1 0 1 1 0 0 0 0 0 0 1 1 1 0 1 0 0 1 0 1 1 1 1 0 0 0 0 0 1 0 1 1 1 1 1 1 0 1 0 0 1 1 【10-6】已知时序电路如图10-6(a)所示，假设触发器的初始状态均为“0”。 ①写出电路的状态方程和输出方程。 ②分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。 ③画出X=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形。 &&JX1Q1J2Q2K1K2&ZCP图10-6(a) 题10-6逻辑图 解：1．电路的状态方程和输出方程 Q1n?1?XQ1n?Q2nQ1n Q2n?1?Q1n?Q2n Z?Q1Q2CP 2．分别列出X=0和X=1两种情况下的状态转换表，见题表10-6，其逻辑功能：当X=0时，为二位二进制减法计数器；当X=1时，为三进制减法计数器。见表5.11。3．X=1时，在CP脉冲作用下的Q1、Q2和输出Z的波形如图10-6(b)所示。 题表10-6 X=0 X=1 QCP 2 Q1 Q2 Q1 Q 1图 0 0 0 0 Q 1 1 1 0 2 1 0 0 1 Z 0 1 0 0 0 0 图10-6(b) 题5.3波形图 【10-7】电路如图10-7(a)所示，假设初始状态[QaQbQc]=000。 1．写出驱动方程、列出状态转换表、画出完整的状态转换图； 2．试分析该电路构成的是几进制的计数器。 41 QaJaCPQbJbQbFFbKbJcQcFFcKcQcKaFFaQa图10-7(a) 题10-7逻辑图 解： nnn 1．写出驱动方程Ja?Ka?1 Jb?Kb?Qa Jc?QanQb Kc?Qan ?Qcn?1n?1nn?1nnnnn2．写出状态方程Qa Qb?QanQcnQan?QanQanQan Qb?Qa?QaQbQc?QaQc 3．列出状态转换表见题表10-7，状态转换图如图10-7(b)所示。 题表10-7状态转换表CP0123456nnQcQbQa 0 0 00 0 10 1 00 1 11 0 01 0 10 0 005142376图10-7(b) 状态转换图 4．由FFa、FFb和FFc构成的是六进制的计数器。 【10-8】用JK触发器设计一个同步五进制加法计数器。要求写出全部设计过程，并验证自启动。 解：状态转换表如题表10-8(a)所示。由此通过次态卡诺图可以得到JK触发器的驱动方程式。 表10-8 (a) Q2Q1Q0000Q1Q0Q1Q0Q1Q0001Q200011110Q200011110Q20001111001000010001010100101110???10???10???100Q2n?1?Q2Q1Q0Q0n?1?Q2Q0Q1n?1?Q1Q0?Q1Q0000 由卡诺图得到的三个状态方程式，与JKFF的特性方程式比对可得到触发器的驱动方程式： J2?Q1Q0K2?1J1?Q0K1?Q0J0?Q2K0?1 由此可画出逻辑图。根据以上6个驱动方程式，对循环时序以外的状态5、6、7进行考核，做出状态转换表，见题表10-8(b)，其完整的状态转换图如图10-8所示。 题表10-8(b) Q2101010Q1011110Q0100010J2K2010111J1K1110011J0K001001170152634 图10-8 【10-9】用JK触发器设计一个同步BCD5421码加法计数器。要求写出全部设计过程，并验证自启动。 解：本题采用状态转换表法设计，BCD5421码的状态转换表见题表10-9，并根据JK触发器的真值表写出状态转换中数据端的真值，见题表10-9 的右半部分。再根据卡诺图图10-9可求出触发器数据端的驱动方程式。 题表10-9 42 ?òìDQD00102030405161718191100QC00001000010QB00110001100QA01010010100JD00001?????KDJC?0?0?0?1?000010001??KCJBKB?0??1???0??110??0??1???0??110?JA1111011110KA?1?1??1?1?JD?QCJC?QBQAJB?QAJA?QCKD?QCKC?1KB?QAKA?1 QBQAQDQC0001111000000001111?10????00011110?????1???000111100010???????????0?0?0?0?0?1?00QBQAQDQC000111100001??010110100??100011110??10??????????000111101??100??????????????1011图10-9 由驱动方程式可以画出BCD5421码的逻辑图。 【10-10】采用JK触发器组成电路，得到如图10-10(a)所示的输出波形。①试问需要几个触发器。 ②设计该电路。③检验该电路能否自启动。 CPQ0Q1Q2图10-10(a) 题10-10电路的波形图 解：根据图10-10a) 给出的波形可知，要设计的是一个六进制计数器。按照同步计数器设计的一般步骤： 1．确定触发器的级数、类型，现要求设计 的计数器有效状态为6个，即M=6，触发器的数目N应满足 2N?M，按题意要求需用三个J-K触发器。 2．画Qn+1卡诺图，将题意给定的状态及其变化的顺序填入卡诺图中，除给定的六个状态外，还有二个状态可作为任意项处理。Qn+1 的卡诺图如图10-10(b) 所示。 n?1n?1n?1Q0Q1Q2nQ2nQ1nQ00000101101100010111011000001?? 图10-10(b) 题10-10的卡诺图 3．求电路的驱动方程，图10-10(b) 中Q n+1的卡诺图是由三个卡诺图构成，由此可得到触发器的状态方程 43 Q0n?1?Q1nQ0n?Q1nQ0n Q1n?1?Q2nQ1nQ2n?1?Q0nQ2n J-K触发器的特征方程为 Qn?1?JnQn?KnQn J0?K0?Q1将状态方程与J-KFF的特征方程比较可得到计数器的驱动方程 nJ1?Q2nn J2?Q0K1?K2?14．查电路的自启动：根据求得的各触发器的驱动方程，再找出六个设为无关项的 状态的次态，检查它们的次态是否能全部进入电路有效状态的循环圈中。若全部能进入，称电路能自启动；只要有一个状态的次态不能进入，就称电路为不能自启动，本例中有二个无效状态，经检验可以自启动。 【10-11】分析图10-11中的电路，说明它们分别是多少进制计数器？并回答：若将 图(a)中与非门G的输出改接至CR端，而令LD=H，电路变为几进制？图(b)是何种编码？ &&G1PTCPDCBALDCRQDQCQBQARCO74LS161G1PTCPDCBALDCR1QDQCQBQARCO74LS161 (a) (b) 1QDQCQBQAPRCOT74LS161CPDCBALDCR1111 &(c) 图10-11 题10-11电路图 解：图(a)，状态转换顺序[QDQCQBQA]=0?1?2?3?4?5?6?0，是7进制计数器； 图(b)，[QDQCQBQA]= 3?4?5?6?7?8?9?10?11?12?3，是10进制，余三码； 图(c)，[QDQCQBQA]=6?7?8?9?10?11?12?13?14?15?6，是10进制计数器。 【10-12】中规模四位二进制同步加法计数器74LS161构成的电路如图10-12(a)所示。试列出其状态转换表，画出完整的状态转换图，说明它是几进制计数器？何种编码？ “1”CPQDQCQBQA1EPET74LS161RCOCPDCBALDCR“0”“1”1图10-12(a) 题10-12逻辑图 解：状态顺序：[QDQCQBQA]= ?0，是BCD5421码。 完整的状态转换图，见图10-12(b)。 13? 0?141576图10-12(b) 完整的状态转换图 5?????1?2?3?4?8?9?10?11?12? 44 【10-13】试用集成中规模4位二进制计数器74LS161采用反馈归零法（异步清零）和置数法（同步置数）分别实现十二进制计数器。 解：1．采用反馈归零法，即异步清零改变计数器的进制，电路见图10-13(a)。 2．采用置数法，电路见图10-13(b)。 “1”CPEPET74LS161RCOCPDCBALDCR“1”QDQCQBQA“1”&QDQCQBQAEPET74LS161RCOCPDCBALDCR“0”“1”& (a) (b) 图10-13 题10-13的解答 【10-14】由两片74LS161组成的同步计数器如图10-14(a)所示。 ①试分析其输出Y与CP间频率的关系？ ②试用两片74LS161组成模为91的计数器，要求两片间采用异步级联，并工作可靠。 1CPQDQCQBQAPT74LS161IRCOCPDCBALDCR11QDQCQBQAPT74LS161IIRCOCPDCBALDCR11C1Q11DY 图10-14(a) 题10-14逻辑图 解：本例是由两片74LS161器件和D触发器级连组成的计数分频电路。由第1片的进位输出对第2片使能，并由第2片进位输出求反作为两片的置数信号，分别置入1100和1001。D触发器组成一个二分频电路。 1．求电路的分频比及Y的频率。由电路可知，只有当第1片进位输出为1即计数器 输出为1111时，第2片才进入计数状态；而当第2片输出为1111时，两片进入置数状态，所以得到计数器的状态转换表： QdQcQbQa(Ⅱ) 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0QdQcQbQa(Ⅰ) 1 1 0 0 1 1 0 1 1 1 101 1 1 10 0 0 0 0 0 0 11 0 1 01 0 1 1 1 1 1 10 0 0 01 0 1 11 1 1 11 1 1 1 0 0 0 0 1 1 1 1 1 1 1 1 所以，该计数器的模为16×6+4=100，经D触发器2分频后，电路的分频系数为200。若CP信号的频率为20kHz,则输出Y的频率等于100Hz。分析此题时应注意RCO=TQDQCQBQA，只有高位和低位都为1111时,高位RCO才为1,两计数器处于置数状态。2．组成串行级联，模为91的计数器。简便的方法是将两片16进制计数器串接成模为16×16=256的计数器，当计数器从0计数到90时产生置数信号，待第91个CP信号输入 45 时，两片同时置入0000。由于是同步置数，工作可靠。方法是用90÷16=5…10，高位用0101作译码状态,低位用1010作译码状态，由此得到了置数端LD的连接方式，如图10-14(b)所示。 &1CPQDQCQBQAP74LS161RCOTCPDCBALDCr1QDQCQBQAP74LS161RCOTCPDCBALDCr1 图10-14(b) 题10-14的解答 【10-15】图10-15为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它 们是多少进制的计数器。D触发器初态为“0”。 QAQBQCQDCPb74LS90CPaR9(1)R9(2)R0(1)R0(2)CPQaCPQbQcQdCPb74LS90CPaR9(1)R9(2)R0(1)R0(2)(a) (b) &QAQBQCQD DCPQQAQBCPQCQDCPb74LS90CPaR9(1)R9(2)R0(1)R0(2)CPb74LS93CPaR9(1)R9(2)R0(1)R0(2) (c) (d) & CPQAQBQCQDCPb74LS93CPaR9(1)R9(2)R0(1)R0(2)QAQBQCQDCPb74LS93CPaR9(1)R9(2)R0(1)R0(2)&1&(e) 图10-15 题10-15逻辑图 解： 图(a)，状态转换顺序[QDQCQBQA]=0?1?2?3?4?5?0，是6进制计数器； 图(b)，[QDQCQBQA]= 0?1?2?3?4?5?6?7?0，是10进制，余三码； 图(c)，[QDQCQBQA]= 0?1?2?3?4?5?6?0，是7进制计数器； 图(d)，[QDQCQBQA]= 0?1?2?3?4?5?6?7?8?9?10?11?0，是12进制计数器； 图(e)，是37进制计数器。 【10-16】图10-16所示为一个可变进制计数器。其中74LS138为3线/8线译码器，当S1=1且S2?S3?0时，它进行译码操作，即当A2A1A0从000到111变化时，Y1~Y7依次被选中而输出低电平。74LS153为四选一数据选择器。试问当MN为各种不同输入时，可组成几种不同进制的计数器？简述理由。 46 Y0Y1Y2Y3Y4Y5Y6Y774LS138A0A1A2S1S2S3D0D1LD2D3A0A1S74LS1531CPJ1Q1K1J2Q2K2J3Q3K3J4Q4K4Rd图10-16 题10-16逻辑图 解： 【10-17】电路如图10-17(a) 所示，74LS085为比较器，当A=B时，P(A=B)=1，否则P(A=B)=0试问： ①简述电路的工作原理。 ②当[I4I3I2I1] =1001时，电路中从Q4Q3Q2Q1输出构成几进制计数器？ P(A=B)A1A2A3A4B1B2B3B4I1I2I3I474LS85A>BAB????A=B??????A 解： 1. 4个JK触发器构成了异步减法计数器。当A4A3A2A1与B4B3B2B1相等时，P(A?B)?1，Rd?0，计数器清零。 2．当I4I3I2I1 =1001时，A4A3A2A1为1001时，P(A?B)?1，Rd?0，计数器清零。 此时的状态转换图见图10-17(b)。 8970651511414313122110 图10-17(b) 题10-17的状态转换图 【10-18】设计用于步进电机驱动电路的序列脉冲发生器。步进电机有A、B、C、 D、E五相绕组，工作时的导通顺序为AB-ABC-BC-BCD-CD-CDE-DE-ADE-AE-ABE-AB。 47 解： 1．状态转换表见题表10-18。 题表10-18 状态转换表 CP QA QB QC QD QE DA DB DC DD DE 0 1 1 0 0 0 1 1 1 0 0 1 1 1 1 0 0 0 1 1 0 0 2 0 1 1 0 0 0 1 1 1 0 3 0 1 1 1 0 0 0 1 1 0 4 0 0 1 1 0 0 0 1 1 1 5 0 0 1 1 1 0 0 0 1 1 6 0 0 0 1 1 1 0 0 1 1 7 1 0 0 1 1 1 0 0 0 1 8 1 0 0 0 1 1 1 0 0 1 9 1 1 0 0 1 1 1 0 0 0 1 1 0 0 0 2．此题的驱动方程可以由卡诺图求出，但此题规律性很强，通过观察不难得到。 DA?QC,DB?QD,DC?QE,DD?QA,DE?QB 48