第六章 存储器系统 微机原理 第2版 课后答案 下载本文

助存储器主要要求存储容量大。

3.答:存储层次的结构如下图所示:

存储容量 存储速度 价格

CPU(寄存器) 小 高 高

高速缓冲(Cache)

主存储器(内存)

辅助存储器(外存) 大 低 低

采用这样的结构后,结构中的每种存储器不再是孤立的存储部件,它们已经组成一个有机的整体。就这个整体结构而言,可以兼顾速度、容量和价格的要求。

各层次存储器的作用如下:

主存储器(内存),用来存放CPU 当前使用或经常使用的程序和数据,CPU可以随时对内存进行访问(读/写)。内存通常是由半导体存储器组成。

高速缓冲存储器,简称Cache。(原理略)。这是在CPU和常规主存储器(内存)之间增设的一级或二级高速小容量存储器,(原理略)。它使存储器系统的存储速度可以接近CPU,而价格却接近于大容量的主存储器,很好地解决了速度和价格的矛盾。

辅助存储器(Storage)也称外部存储器,存取速度相对较慢,但存储容量较大。 4.答:六管静态存储电路的结构可参见教材图6-5。这个电路实际上是一个双稳态位电路,通过X地址线和Y地址线可以中某一个位电路。

当写入时,写入信号自I/0和I/O线输入,如要写“1”则I/O线为“1”,而线为“0”。它们通过T7、T8管以及T5、T6管分别与A端和B端相连,使A=“1”,B=“0”。靠两个反相器的交叉控制,只要不掉电就能保持写入的信号“1”(过程分析略)。写入“0”时亦然。

在读出时,只要某一电路被选中,相应的T5、T6导通,A点和B点与位线D0和D0相通,且T7、T8也导通,故存储电路的信号被送至I/O与两线上。读出时可以把I/O与两线接到一个差动放大器,由其电流方向即可判定存储单元的信息是“1”还是“O”;也可以只用一个输出端接到外部,以其有无电流通过而判定所存储的信息。

这种存储电路,它的读出是非破坏性的,即信息在读出后仍保留在存储电路内。所以由它来构成存储器,不需要刷新。

5.答:单管动态存储电路的结构如下图所示。

字选线

T1 数据线 C ES CD ES

单管动态存储电路由管子T1和电容C组成。

写入时,字选线为“1”,Tl管导通,写入信息由位线(数据线D)存入电容C中,使电容C充(放)电到数据线D的电平(“1”或“0”)。此时,如果字选线恢复为“0”电平,则Tl管截止,而电容C仍保持已充电的电平,这就是写入过程。

读出时,字选线为“1”电平,使Tl管导通,存储在电容C上的电荷经T1输出到数据线上,再通过读出放大器即可得到存储信息。

由于C<<CD,每次读出后,存储的内容被破坏,要保存原来的信息,必须采取恢复措施,即重写。动态RAM集成度高,功耗低,但需增加外围刷新电路,适用于构成大容量存储器。

6.答:单译码方式中,存储体排列成2×的二维存储矩阵,地址译码器只有一个,译码器输出线称为字选线(简称字线),数据线称为位线,字线选择某个字的所有位。例如地址线n=4,经地址译码器译码,可译出24=16个状态,分别对应16个字(存储单元)的地址。当某一状态有效时,对应一条字线有效,则一个字的信息由输出缓冲器读出。

双译码方式中,采用一个2位的X-Y矩阵来代替单译码方式中的每一条位线,对于m位的存储器,共需采用m个X-Y矩阵。为此需要提供X地址(行地址)、Y地址(列地址)及相应的X译码器(行译码器)、Y译码器(列译码器)。

若提供给X译码器的地址线有n1条,提供给Y译码器的地址线为n2条,当n = n1 + n2

时,则共可译出输出状态有2n1n

n

m

?2n2?2个,可见,在相同存储容量时,单译码方式和双

n译码方式所需地址线是相同的,只是双译码方式将地址线分成两组,分别进行译码,这使得地址译码器的输出线的数目大为减少。例如,n = n1 + n2 = 6 + 6 = 12,双译码输出的状态数为4096个,而译码输出线只需2×26 = 128根。

7.答:一般的半导体存储器芯片的引脚应包括地址信号(输入)、数据信号(输入/输出)、片选信号或,对于ROM,应有输出允许信号,对于RAM,除了信号外,还应有写入允许信号。

8.答:这是因为这种存储芯片内有地址锁存器,可利用2条控制线(行地址选通)和(列地址选通),分别将行地址和列地址送入片内,先由 将8位行地址送到片内行地址锁存器,然后由将后送入的8位列地址送到片内列地址锁存器。由此实现216位,即64K位的寻址能力。

9.答:(略。参见教材P.108)

10.答:存储器与CPU连接时,原则上可以将存储器的地址线、数据线与控制信号线分别接至CPU的地址总线、数据总线和控制总线上去。在实际应用中需要考虑如下问题:

1)CPU总线负载能力

在小型系统中,CPU可以直接与MOS存储器相连接,即CPU输出的地址、数据信息及发出的读写命令直接送往存储芯片。而对于比较大的系统,CPU芯片的引脚通过数据总线收发器、地址锁存器、总线控制器等接口芯片与系统总线连接。若系统结构中有专用的存储总线,则CPU通过存储总线访问存储器。

2)信号线的配合与连接

当CPU(或系统总线)的各种信号要求与存储器的各种信号要求有所不同时,要配合必要的辅助电路。

(1)数据线的连接 存储器的数据线一般可直接挂到CPU的数据总线(或系统总线的数据线),但是,若芯片输入、输出线是分开的,且芯片对输出线无三态驱动,就需外加三态门,才能与CPU数据总线相连,如教材图6-19所示。

(2)存储器的地址分配及片选问题 微机系统中的内存通常分为RAM区和ROM区,RAM区又分为系统区和用户区,这就需要对存储器地址进行合理的分配,并选择适当的存储器芯片。

由于单片存储芯片容量有限,因此微机系统中的存储器系统总是由多片组成。一般用地址线的高位产生片选信号,实现对存储芯片的选择,采用的基本方法有三种,即全译码、部分译码和线选法;而用地址线的低位直接实现对存储芯片内的存储单元寻址。

(3)控制信号线的连接

CPU与存储器交换信息时,CPU都设有相应的控制信号,一般可直接连至存储器的端,连接存储器的端。如果存储器只有一根读写信号线,例如2114的,CPU的、可由外接电路组成信号,如教材图6-20所示.

3)时序配合问题

11.答:存储器片选的三种方法的优缺点比较见下表:

优点 缺点

全译码法 地址连续,无重叠现象 译码电路复杂,成本高 部分译码法 译码电路相对比较简单 会产生地址的重叠现象和地址

不邻接的现象

线选法 电路最简单,地址确定容易 会产生较严重的地址的重叠现

象和地址不邻接的现象

12.答:(1)地址线11条,数据线8条

(2)地址线12条,数据线8条 (3)地址线19条,数据线4条 (4)地址线16条,数据线1条

13.答:SRAM与DRAM的主要区别就是SRAM不需刷新,而DRAM需要刷新。其优缺点比

较如下:

优点 缺点

SRAM 由双稳态电路构成,信息保持稳定 基本存储电路复杂,能耗高

DRAM 基本存储电路由单管构成,简单,能耗低 信息易失,需设置刷新电路定期刷新 14.解:可应用公式

芯片数 = 存储器系统的存储容量/芯片容量

(1)芯片数 = 16K×8位/(0.5K×4位)= 64,需要5位地址作为片选地址译码。 (2)芯片数 = 64K×8位/(2K×4位)= 64,需要5位地址作为片选地址译码。 15.解:可列出地址线如下:

C B A

A19 A18 A17 A16 A15 A14 A13 A12 ???? A0 0 0 1 1 1 0 0 1 0 ???? 0

0 1 1 1 0 0 1 1 ???? 1

13

可见图中RAM芯片的地址范围为 72000H~73FFFH,其容量为2B,即8KB。 16.解:

(1)系统连线见题图红线部分。

(2)RAM3的地址范围为:C000H ~ C3FFH。 A15 G1 ≥1 C B A A9~0 10

A13 A12 MEMRQ A14 A9~0 RAM1 A9~0 RAM1 A9~0 RAM1 A11 D7~0 A10 2144 I/O1~4 2144 I/O1~4 2144 I/O1~4 74LS138 17.解:需要使用64片存储芯片,每两片组成一组,共32组,其数据线分别与数据总线的高4位和低4位连接。存储系统的连接图如下(假定CPU地址线16位): A 15 A14 A13 A12 A11 A10 A9 5:32 译码器 A8~0 WE CS OE I/O1~4 A8~0 WE CS OE I/O1~4 A8~0 A8~0 WE CS OE I/O1~4 & A8~0 ?? WE CS OE I/O1~4