（3）列出状态表，画出状态图

根据状态方程组、输出方程及各触发器始终信号cpn可列出该电路的状态表，如表题解6.4.2所示。具体方法如下：由于相应于每个CP上升沿cp0?cp2?1，所以对表中的每一行，首

nnnn?1先由Q2，最后确定Z。逐行类推，得到完全状态表。表中状态的变换Q1Q0推导出Q1n?1Q0顺序为000→101→100→001→010→000，据此画出完全状态图，如图题解6.4.2（a）所示。由于输出Z只取决于Q2Q0，故写入圆圈内。

（4）画出电路的时序图

可按状态图的变化顺序，画出Q2、Q1、Q0和Z对应于图题6.4.1（b）所示CP的时序图，如图题解6.4.2（b）所示。

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6.5 若干典型的时序逻辑集成电路

6.5.1 试画出图题6.5.1所示逻辑电路的输出（Q3～Q0）波形，并分析该电路的逻辑功能。

解：当启动信号端输入一低电平时，使S1=1，这时有S0=S1=1，移位寄存器74HC194执行并行输入功能，Q3Q2Q1Q0=D3D2D1D0=1110。启动信号撤消后，由于Q0=0，经两级与非门后，使S1=0，这是有S1S0=01，寄存器开始执行右移操作。在移位过程中，因为Q3、Q2、Q1、

Q0中总有一个位0，因而能够维持S1S0=01状态，使右移操作持续进行下去。其尾翼情况如

图题解6.5.1所示。

由图题解6.5.1可知，该电路能按固定的时序输出低电平脉冲，是一个四相时序脉冲生产电路。

6.5.2

试用两片74HC194构成8位双向移位寄存器。

解：用两片74HC194组成8位双向移位寄存器时，只需将低位芯片的Q3接至高位芯片的右移串行输入端DSR ,而将高位芯片的Q0接到低位芯片的左移串行输入端DSL，同时把两芯

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片的S1、S0、CP、CR分别连接在一起作为相应信号输入端。其电路如图题解6.5.2所示。

6.5.3 在某计数器的输出端观察到如图题6.5.3所示的波形，试确定该计数器的模。

解：由图题6.5.3所示的波形可知，该计数器计数过程中，在连续出现010、000、001、100、011、101六个不同的状态后，又按原来顺序变换了四个状态，故计数器的模可能为6。 6.5.4 试用下降沿触发的JK触发器组成4位异步二进制减计数器，画出逻辑图。 解：n位二进制异步计数器需要用n个处于工作状态的触发器组成，因此4位异

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步二进制减计数器需要用4个触发器组成。当用JK触发器组成时，首先应将各JK触发器接成计数工作状态，即将各触发器的J、K端均接至高电平。然后决定级间连接方式，即按照二进制减计数规则：当低位触发器的Q端已经为0时，再输入一个计数脉冲，Q端应翻转为1，同时向高1位发出借位信号，使高1位触发器翻转。因为是用下降沿触发的触发器，所以要将低位触发器的Q端接至高1位触发器的时钟输入端。这样，当低位的Q端由0变为1时，它的Q端由1变为0，正好作为高1位触发器的时钟信号。按照上述步骤用下降沿触发的JK触发器组成的4位异步二进制减计数器电路如图题解6.5.4所示。 6.5.5

试用下降沿触发的D触发器组成4位异步二进制加计数器，画出逻辑图。

解：首先将4个触发器接成计数工作状态，即将各触发器的D端与其Q端相连接。然后决定级间连接方式，即按照二进制加计数规则：当低位触发器的Q端已经为1时，再输入一个计数脉冲后Q端应翻转为0，同时向高1位触发器发出进位信号，使高1位翻转。因为是用下降沿触发的触发器，所以只要将低位触发器的Q端接至高1位触发器的时钟输入端，当低位的Q端由1变为0时，正好作为高1位触发器的时钟信号。按照上述步骤用下降沿触发的D触发器组成的4位异步二进制加计数器电路如图题解6.5.5所示。

6.5.6 试用上升沿触发的D触发器及门电路组成3位同步二进制加计数器，画出逻辑图。 解：3位二进制计数器需要用3个触发器。因是同步计数器，故各触发器的CP端接同一时钟脉冲源。

（1） 列出该计数器的状态表和激励表，如表题解5.5.6所示。

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