武汉科技大学中南分校2008届毕业设计(论文)

（4）输出电压幅度：在负载电阻上的电压峰-峰值Vopp≥1V； （5）失真度：用示波器观察时无明显失真。

§1.3设计方案

整个DDS中由相位累加器、波形ROM（波形存储器）、D/A转换、低通滤波器五部分组成，其工作原理是：将各波形的幅值/相位进行量化，将量化数据存储在ROM中，按照设定的频率，以相应的频率控制字k为步进，对相位进行累加，以累加相位值作为地址码读取存放在存储器的波形数据，这样存放在ROM中的波形幅值就按照相位关系依次输出，然后经D\\A转换将数字信号变成阶梯状的模拟信号，最后通过低通滤波器去掉高频部分使波形变的平滑即可得到所需的波形。

在本设计中，键盘作为人机接口将频率控制字分别送到FPGA和单片机中，频率控制字在进入单片机后经过处理换算成频率数送入到LCD中将其显示出来；同时键盘还将频率控制字送入到FPGA中，在FPGA中经过相位累加器、波形

波形转换 K 相位 累加器 ROM D/A转换 低通滤波（LPF） 频率 控制字 键盘 51单片机 LCD显示 图1.1

ROM（波形存储器）输出该频率下波形的离散信号。这样通过键盘就可以将控制波形的频率，并且让其显示在LCD上。原理框图如图1.1所示：

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第2章 硬件部分

§2.1硬件平台介绍

本系统的硬件平台为ETC-1型51&FPGA EVM板，实验板的实物图如图 2.1所示：

图2.1

实验板的基本性指标如下：

1. 51系列单片机。ETC-1选择在中国广泛使用的51系统单片机作为系统的MCU。

2. 单片机工作晶振为22.1184MHz，选择此晶振的目的是考虑到单片机的速度与单片机串行通信波特率所需的时钟，使其串行通信波特率可以上到很高，如115200bps或者230400bps等。

? FPGA为EP1C6Q240C8。

? 该FPGA有120000的典型门资源和5980个LE ? 2个PLL

? 92160Bit的RAM资源

? 该芯片为C8级别的，工作频率最高可以超过300MHz。

3. 40MHz板上时钟源。可通过分频得到低频时钟，也可通过FPGA上自带的数

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字锁相环倍频得到高频率时钟。

4. 用户时钟接口。板上还为外接第二时钟预留了插座，以备需要特殊时钟的场合。

5. PLL时钟输出SMA接口。通过FPGA内部的PLL，锁相产生任意频率信号，通过SMA接口输出，保证时钟信号的稳定性和抗干扰性。

6. RS232接口。51单片机标准UART以及FPGA自主开发的UART核。可以与微机或者其他232接口直接通信。

7. 键盘分两部分：主键盘为3*6阵列键盘，以扫描方式来读取不同键值。 另有3个GPIO按键，3个GPIO拨码开关可单独读电平值，留做控制或它用。

8. LCD为点阵型LCD，可以显示8*16个字符或者数字，也可显示图形和汉 字。

9. RAM模块，62256，32KBYTE,可满足一般应用需求，且其所有引脚都引到FPGA上，可方便的与单片机相连，或工作于DMA方式。

10.FPGA及配置芯片下载接口：JTAG和AS。

11.外围接口，有两个40P接口引出FPGA的资源，共有64个I/O口。每个 接口都有＋5V电源和地线输入，避免外部电路另接＋5V电源的麻烦。 电源：单一电源供电（＋9V），电流2-3A。

在这种评估板上包括了能使FPGA工作的所有基本元器件，相当于一个FPGA的最小系统。选择这种评估板最大的好处在于它很稳定，能最大程度上减少由于焊接原因而导致的错误；其次使用评估板能大大缩短研发时间提高研发效率。

§2.2 DA转换

从FPGA输出的是包络为正弦波的离散信号，，D/A转换就是把这种正弦离散量转换成模拟量输出，合成的波形幅度量化序列经D/A转换成包络为正弦的阶梯波，其中D/A的分辨率越高，合成正弦波的台阶数越多，输出波形的精度越高。本实验采用8位的D/A芯片DAC0832和OP07CP构成单缓存D\\A转换模块，DAC0832选择的参考电压为+5v，其电压分辨率为5/128=0.039V。

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图2.2 D/A转换和低通滤波

§2.3 LFP

低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。 输出的正弦波信号的频率是在10Hz～10kHz范围内，LFP实现的功能既是滤去输出中的高频（f>10KHZ）阶梯波使波形平滑。本设计采用二阶巴特沃斯低通滤波器，查表得到相应参数，该滤波器设计简单有许多设计经验使用起来很方便。电路图如图2.2所示。

第3章 软件部分

§3.1 分频器

分频器是将40MHz的输入频率进行128分频。由采样定律我们将采样的最少点数定为16。当输出频率为10KHz时采样点最少，此时采样点数为16。这样就可以算出基准频率为：所示：

f0=f40M/16=160KHz，所以对40MHz的输入频率分频。如图3.1

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