计算机组成原理——习题与解析 第四章 存储器系统 邵桂芳
4.2半导体存储器
4.2.1填空题
1． 计算机中的存储器是用来存放__①___的，随机访问存储器的访问速度与___②___无关。 答案：①程序和数据 ②存储位置
2． 对存储器的访问包括______和________两类。 答案：①读 ②写
3． 计算机系统中的存储器分为__①___和___②____。在CPU执行程序时，必须将指令存
在____③____中。
答案：①内存 ②外存 ③内存
4． 主存储器的性能指标主要是①、②、存储周期和存储器带宽。 答案：①存储容量 ②存取时间
5． 存储器中用①来区分不同的存储单元，1GB=②KB。 答案：①地址 ②1024X1024(或220)
6． 半导体存储器分为①、②、只读存储器(ROM)和相联存储器等。 答案：①静态存储器(SRAM) ②动态存储器(DRAM)
7． RAM的访问时间与存储单元的物理位置①，任何存储单元的内容都能被② 答案：①无关 ②随机访问
8． 存储揣芯片由①、②、地址译码和控制电路等组成。 答案：①存储体 ②读写电路
9． 地址译码分为①方式和②方式。 答案：①单译码 ②双译码
10．双译码方式采用①个地址译码器，分别产生②和③信号。 答案：①两 ②行选通 ③列选通
11．若RAM芯片内有1024个单元，用单译码方式，地址译码器将有①条输出线；用双译码方式，地址译码器有②条输出线。 答案：①1024 ②64
12．静态存储单元是由晶体管构成的①，保证记忆单元始终处于稳定状态，存储的信息不需要②。
答案：①双稳态电路 ②刷新(或恢复)
13．存储器芯片并联的目的是为了①，串联的目的是为了②。 答案：①位扩展 ②字节单元扩展
14．计算机的主存容量与①有关，其容量为②。 答案：①计算机地址总线的根数 ②2地址线数
15．要组成容量为4MX8位的存储器，需要①片4MXl位的存储器芯片并联，或者需要②片
1MX3的存储器芯片串联。 答案：①8 ②4
16．内存储器容量为256K时，若首地址为00000H，那么末地址的十六进制表示是 答案：3FFFFH
17．主存储器一般采用①存储器件，它与外存比较存取速度②、成本③。 答案：①半导体 ②快 ③高
18．三级存储器系统是指______这三级： 答案：高缓、内存、外存
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19．表示存储器容量时KB=_①_，MB=_②_；表示硬盘容量时，KB=③，MB=④。 答案：①1024字节 ②t024x1024(或220)字节 ③103字节 ④106字节 20．只读存储器ROM可分为①、②、③和④四种。 答案：①ROM ②PROM ③EPROM ④E2PROM
21．SRAM是①；DRAM是②；ROM是③；EPROM是④。
答案：①静态存储器 ②动态存储器 ③只读存储器 ④可改写只渎存储器 22．半导体SRAM靠①存储信息，半导体DRAM则是靠②存储信息。 答案：①触发器 ②栅极电容
23．广泛使用的①和②都是半导体③存储器。前者的速度比后者快，但④不如后者高，它们的共同缺点是断电后⑤保存信息。
答案：①SRAM ②DRAM ③随机读写 ④集成度 ⑤不能 24．CPU是按____访问存储器中的数据。 答案：地址
24．EPROM属于①的可编程ROM，擦除时一般使用②，写入时使用高压脉冲。 答案：①可多次擦写 ②紫外线照射
25．对存储器的要求是①，②，③。为了解决这三个方面的矛盾，计算机采用多级存储器体系结构。
答案：①容量大 ②速度快 ③成本低
26．动态MOS型半导体存储单元是由一个①和一个②构成的。 答案：①晶体管 ②电容器
27．动态半导体存储器的刷新一般有①、②和③三种方式。 答案：①集中式 ②分散式 ③异步式
28．动态存储单元以电荷的形式将信息存储在电容上，由于电路中存在①，因此，需要不断地进行②。
答案：①泄漏电流 ②刷新
29．动态RAM控制器由①和②两部分组成。 答案：①刷新控制电路 ②访存裁决电路
4.2.2 选择题
1．计算机的存储器系统是指________。 A．RAM B．ROM
C主存储器 D．cache，主存储器和外存储器 答案：D
2．存储器是计算机系统的记忆设备，它主要用来_______。 A．存放数据 B．存放程序 C．存放数据和程序 D．存放微程序 答案：C
3．内存若为16兆（MB），则表示其容量为_____KB。 A．16 B．16384 C．1024 D．16000 答案：B
4．下列说法正确的是_______。
A．半导体RAM信息可读可写，且断电后仍能保持记忆
B．半导体RAM属挥发性存储器，而静态的RAM存储信息是非挥发性的
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C．静态RAM、动态RAM都属挥发性存储器，断电后存储的信息将消失 D．ROM不用刷新，且集成度比动态RAM高，断电后存储的信息将消失 答案：C
5．可编程的只读存储器_______。 A．不一定可以改写 B．一定可以改写 C．一定不可以改写 D．以上都不对 答案：A
6．组成2MX8bit的内存，可以使用_____。
A．1MX8bit进行并联 B．1MX4bit进行串联 C．2MX4bit进行并联 D．2MX4bit进行串联 答案：C
7．若RAM芯片的容量是2MX8bit，则该芯片引脚中地址线和数据线的数目之和是______。 A．21 B．29 C．18 D．不可估计 答案：B
8．若RAM中每个存储单元为16位，则下面所述正确的是_______。 A．地址线也是16位 B．地址线与16无关 C．地址线与16有关 D．地址线不得少于16位 答案：B
9．若存储器中有IK个存储单元，采用双译码方式时要求译码输出线为______。 A．1024 B．10 C．32 D．64 答案：D
10．RAM芯片串联时可以_______。 A．增加存储器字长 B．增加存储单元数量
C．提高存储器的速度 D．降低存储器的平均价格 答案：B
11．RAM芯片并联时可以________。 A．增加存储器字长 B．增加存储单元数量 C．提高存储器的速度 D．降低存储器的平均价格 答案：A
12．存储周期是指________。 A．存储器的读出时间
B．存储器进行连续读和写操作所允许的最短时间间隔 C．存储器的写入时间
D．存储器进行连续写操作所允许的最短时间间隔 答案：B
13．某微型计算机系统，若操作系统保存在软盘上，其内存储器应该采用_______。 A．RAM B．ROM C．RAM和ROM D．CCP 答案：C
14．下面所述不正确的是________。
A．随机存储器可随时存取信息，掉电后信息丢失
B．在访问随机存储器时；访问时间与单元的物理位置无关 C．内存储器中存储的信息均是不可改变的
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D．随机存储器和只读存储器可以统一编址 答案：C
15．和外存储器相比，内存储器的特点是________。 A．容量大，速度快，成本低 B．容量大，速度慢，成本高 C．容量小，速度快，成本高 D．容量小，速度快，成本低 答案：C
16．640KB的内存容量为_______。 A．640000字节 B．64000字节 C．655360字节 D．32000字节 答案：C
17．若一台计算机的字长为4个字节，则表明该机器_______。
A． 能处理的数值最大为4位十进制数 B． 能处理的数值最多为4位二进制数组成 C． 在CPU中能够作为一个整体加以处理的二进制代码为32位 D． 在CPU中运算的结果最大为2的32次方 答案：C
18．下列元件中存取速度最快的是_______。 A．Cache B．寄存器 C．内存 D．外存 答案：B
19．与动态MOS存储器相比，双极型半导体存储器的特点是________。 A．速度快 B．集成度高 C．功耗大 D．容量大 答案：A，C
20．ROM与RAM的主要区别是______。
A．断电后，ROM内保存的信息会丢失，RAM则可长期保存而不会丢失 B．断电后，RAM内保存的信息会丢失，ROM则可长期保存而不会丢失 C．ROM是外存储器，RAM是内存储器 D．ROM是内存储器，RAM是外存储器 答案：B
21．机器字长32位，其存储容量为4MB，若按字编址，它的寻址范围是_______。 A．0-1MW B．0—1MB C．0-4MW D．0--4MB 答案：A
22．某一SRAM芯片，其容量为512x8位，除电源端和接地端外，该芯片引出线的最小数目应为________。 A．23 B．25 C．50 D．19 答案：D
23．某一动态RAM芯片其容量为16KXl，除电源线、接地线和刷新线外，该芯片的 最小引脚数目应为_______。 A．16 B．12 C．18 答案：B
24．某计算机字长32位，存储容量为1MB，若按字编址，它的寻址范围是________。
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A．0-1MW B．0-512KB C．0-256KW D．0-256KB 答案：C 25．某RAM芯片，其存储容量为1024x16位，该芯片的地址线和数据线数目分别为______。 A．20，16 B．20，4 C．1024，4 D．1024，16 答案：A
26．某计算机字长16位，其存储容量为2MB，若按半字编址，它的寻址范围是______。 A．0-8M B．0-4M C．0-2M D．0—1M 答案：C
27．某计算机字长32位，存储容量为8MB，若按双字编址，它的寻址范围是_______。 A．0-256K B．0-512K C．0-1M D．0～2M 答案：C
28．以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是______。
A．DRAM B．SRAM
C．闪速存储器 D．EPROM 答案：C
29．对于没有外存储器的计算机来说，监控程序可以存放在_______。 A．RAM B．ROM
C．RAM和ROM D．CPU 答案：B
30。在某CPU中，设立了一条等待(WAIT)信号线，CPU在存储器周期中T的下降沿采样WAIT线，则下面的叙述中正确的是_______。
A．如WAIT线为高电平，则在T2周期后不进入T3周期，而插入一个Tw周期 B．Tw周期结束后，不管WAIT线状态如何，一定转入T3周期
C．Tw周期结束后，只要WAIT线为低，则继续插入一个Tw周期，直到WAIT线变高，才转入T3周期
D．有了WAIT线，就可使CPU与任何速度的存储器相连接，保证CPU与存储器连接时的时序配合 答案：C，D
31．下面是有关存储保护的描述。请从题后列出的选项中选择正确答案：
为了保护系统软件不被破坏，以及在多道程序环境下防止一个用户破坏另一用户的程序，而采取下列措施：
(1)不准在用户程序中使用“设置系统状态”等指令。此类指令是___①____指令。
(2)在段式管理存储器中设置___②___寄存器，防止用户访问不是分配给这个用用户的存储区域。
(3)在环保护的主存中，把系统程序和用户程序按其允许访问存储区的范围分层；假如规定内层级别高，那么系统程序应在___③___，用户程序应在__④__。内层__⑤___访问外层的存储区。
(4)为了保护数据及程序不被破坏，在页式管理存储器中，可在页表内设置R(读)、W(写)及___⑥____位，__⑥___位为1，表示该页内存放的是程序代码。
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供选择的项：
①，②A：特权 B：特殊 C：上 、下界 D：系统 ③，④A：内层 B：外层 C：内层或外层 ⑤ A：允许 B：不允许 ⑥ A：M(标志) B：P（保护） C：E（执行） D：E（有效） 答案：①A ②C ③A ④B ⑤A ⑥C
4.2.3 判断改错题
1． 动态RAM和静态RAM都是易失性半导体存储器。 答案：对。
2． 计算机的内存由RAM和ROM两种半导体存储器组成。 答案：对。
3．个人微机使用过程中，突然RAM中保存的信息全部丢失，而ROM中保存的信息不受影响。
答案：错。RAM中保存的信息在断电后会丢失，而ROM中保存的信息在断电后不受 影响。
4．CPU访问存储器的时间是由存储器的容量决定的，存储器容量越大，访问存储器所 需的时间越长。
答案：错。CPU访问存储器的时间与容量无关，而是由存储器元的材料决定的。
5．因为半导体存储器加电后才能存储数据，断电后数据就丢失了，因此EPROM做成的存储器，加电后必须重写原来的内容。
答案：错。半导体存储器加电后才能存储数据，断电后数据丢失，这是指RAM。EPROM 是只读存储器，断电后数据不会丢失，因此，加电后不必重写原来的内容。 6．大多数个人计算机中可配置的内存容量受地址总线位数限制。
答案：错。内存容量不仅受地址总线位数限制，还受寻址方式、操作系统的存储管理方式等限制。
7．因为动态存储器是破坏性读出，所以必须不断地刷新。
答案：错。刷新不仅仅因为存储器是破坏性读出，还在于动态存储器在存储数据时，若存储器不做任何操作，电荷也会泄漏，为保证数据的正确性，必须使数据周期性地再生即刷新。 8．固定存储器(ROM)中的任何一个单元不能随机访问。
答案：错。ROM只是把信息固定地存放在存储器中，而访问存储器仍然是随机的。 9．一般情况下，ROM和RAM在存储体中是统一编址的。
答案：对。在计算机设计中，往往把RAM和ROM的整体作主存，因此，RAM和ROM一般是统—编址的。
4.2.4 简答题
1．存储元、存储单元、存储体、存储单元地址这几个术语有何联系和区别?
答：计算机在存取数据时，以存储单元为单位进行存取。机器的所有存储单元长度相同，一般由8的整数倍个存储元构成。同一单元的存储元必须并行工作，同时读出、写入，由许多存储单元构成一台机器的存储体。由于每个存储单元在存储体中的地位平等，为区别不同单元，给每个存储单元赋予地址，都有一条惟一的地址线与存储单元地址编码对应。 2．简述存储器芯片中地址译码的方式。
答：地址译码的方式有两种：单译码方式和双译码方式。
单译码方式只用一个译码电路，将所有的地址信号转换成字选通信号，每个字选通信号
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用于选择一个对应的存储单元。
双译码方式采用两个地址译码器，分别产生行选通信号和列选通信号，行选通和列选 通信号同时有效的单元被选中。存储器一般采用双译码方式，目的是减少存储单元选通线 的数量。
3．针对寄存器组、主存、cache、光盘存储器、软盘、硬盘、磁带，回答以下问题： (1)按存储容量排出顺序(从小到大)： (2)按读写时间排出顺序(从快到慢)。
答：(1)寄存器组一cache一软盘一主存一光盘存储器一硬盘一磁带。 (2)寄存器组一cache一主存一硬盘一软盘一光盘存储器一磁带。
4．说明SRAM的组成结构；与SRAM相比，DRAM在电路组成上有什么不同之处? 答：SRAM由存储体、读写电路、地址译码电路、控制电路组成，DRAM还需要有动态刷新电路。
与SRAM相比，DRAM在电路组成上有以下不同之处：
(1)地址线的引脚一般只有一半，因此，增加了两根控制线RAS、CAS，分别控制接受行地址和列地址。
(2)没有CS引脚，在存储器扩展时用RAS来代替。
5．DRAM存储器为什么要刷新?DRAM存储器采用何种方式刷新?有哪几种常用的刷新方式?
答：DRAM存储元是通过栅极电容存储电荷来暂存信息。由于存储的信息电荷终究会泄漏，电荷又不能像SRAM存储元那样由电源经负载管来补充，时间一长，信息就会丢失。为此，必须设法由外界按一定规律给栅极充电，按需要补给栅极电容的信息电荷。此过程叫“刷新”。
DRAM是逐行进行刷新，刷新周期数与DRAM的扩展无关，只与单个存储器芯片的内部结构有关，对于一个128X128矩阵结构的DRAM芯片，只需128个刷新周期数。 常用的刷新方式有三种：集中式、分散式、异步式。
6．静态MOS存储元、动态MOS存储元、双极型存储元各有什么特点?
答：静态MOS存储元V1、V2、V3、V4组成的双稳态触发器能长期保持信息的状态不变，是因为电源通过V3、V4不断供给V1或V2电流。
动态MOS存储元是为了提高芯片的集成度而设计的。它利用MOS管栅极电容上电荷的状态来存储信息。时间长了，栅极电容上的电荷会泄漏，而存储元本身又不能补充电荷，因此，需要外加电路给存储元充电，这就是所谓刷新。刷新是动态存储器所特有的。
双极型存储元由两个双发射极晶体管组成。它也是由双稳电路保存信息，其特点是工作速度比MOS存储元要高。
以上三种存储元的共同特点是当供电电源切断时，原存的信息会消失。
7．ROM与RAM两者的差别是什么?指出下列存储器哪些是易失性的?哪些是非易失性的?哪些是读出破坏性的?哪些是非读出破坏性的?
动态RAM，静态RAM，ROM，Cache，磁盘，光盘
答：ROM、RAM都是主存储器的一部分，但它们有很多差别： (1)RAM是随机存取存储器，ROM是只读存取存储器。
(2)RAM是易失性的，一旦掉电，所有信息全部丢失。ROM是非易失性的，其信息可以长期保存，常用于存放一些固定的数据和程序，比如计算机的自检程序、BIOS、BASIC解释程序、游戏卡中的游戏等。
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(2)动态RAM、静态RAM、Cache是易失性的，ROM、磁盘、光盘是非易失性的。动态RAM是渎出破坏性的，其余均为非读出破坏性的。
8．下列各种存储器中，哪些是挥发性存储器?哪些是非挥发性存储器？
磁盘，DRAM，ROM，磁带，光盘，SRAM，EPROM，PROM，EEPROM 答：挥发性存储器有DRAM、SRAM。非挥发性存储器有磁盘、ROM、磁带、光盘、EPROM、PROM、EEPROM。
4.2.5 综合题
1．欲设计具有64Kx2位存储容量的芯片，问如何安排地址线和数据线引脚的数目，才能使两者之和最小。请说明有几种解答。
解：设地址线x根，数据线y根，则2?y?64K?2 若
y=1 x=17 y=2 x=16 y=4 x=15 y=8 x=14
因此，当数据线为1或2时，引脚之和为18，共有2种解答。
2．表4．1给出的各存储器方案中，哪些是合理的?哪些不合理?对那些不合理的可以怎样修改?
表4.1 存储器 MAR的位数(存储9S地址寄存器) 存储器的单元数 每个存储单元的位数 (存储器数据寄存器) （1） 10 1024 8 （2） 10 1024 12 （3） 8 1024 8 （4） 12 1024 16 （5） 8 8 1024 （6） 1024 10 8 解：
(1)合理。
(2)不合理。因为存储单元的位数应为字节的整数倍，所以将存储单元的位数改为16较合理。
(3)不合理。因为MAR的位数为8，存储器的单元数最多为256个，不可能达到1024 个，所以将存储器的单元数改为256较合理。
(4)不合理。因为MAR的位数为12，存储器的单元数应为4K个，不可能只有1024个，所以将存储器的单元数改为4096才合理。
(5)不合理。因为MAR的位数为8，存储器的单元数应为256个，不可能只有8个，所以将存储器的单元数改为256才合理：另外，存储单元的位数为1024太长，改为8、16、32、64均可。
(6)不合理。因为MAR的位数为1024，太长，而存储单元数为10，太短，所以将MAR的位数与存储单元数对调一下，即MAR的位数为10，存储器的单元数正好为1024，合理。 3．某存储器容量为4KB，其中：ROM 2KB，选用EPROM 2KX8：RAM 2KB，选用RAM 1KX8；地址线A15~A0。写出全部片选信号的逻辑式。
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解：ROM的容量为2KB，故只需l片EPROM；而RAM的容量为2KB，故需RAM芯片2片。ROM片内地址为11位，用了地址线的A10-A0这11根地址线；RAM片内地址为10位，用了地址线的A9~ A0这10根地址线。总容量需要12根地址线。可以考虑用1根地址线A11作为区别EPROM和RAM的片选信号，对于2片RAM芯片可利用A10来区别其片选信号。由此，可得到如下的逻辑式：
EPROMCS0?A11
RAM CS1?A11A10 CS2?A11A10
4．图4.4(a)是某SRAM的写入时序图，其中R/W是读／写命令控制线，当R／W线为低电平时，存储器按当时地址2450H把数据线上的数据写入存储器。请指出图中的错误，并画出正确的写入时序图。
解：在R/W线为低电平时，地址、数据都不能再变化，正确的写入时序图如图4.4(b)。
5．没有一个IMB容量的存储器，字长为32位，问：
(1)按字节编址，地址寄存器、数据寄存器各为几位?编址范围为多大? (2)按半字编址，地址寄存器、数据寄存器各为几位?编址范围为多大? (3)按字编址，地址寄存器、数据寄存器各为几位?编址范围为多大? 解：
(1)按字节编址，1MB=200000H~FFFFFH。 (2)按半字编址，IMB=22020?8，地址寄存器为20位，数据寄存器为8位，编址范围为
?8?219?16，地址寄存器为19位，数据寄存器为16位，编址
范围为00000H-7FFFFH。 (3)按字编址，1MB=220?8?218?32，地址寄存器为18位，数据寄存器为32位，编址范
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围为00000H~3FFFFH。
6．用16KX8位的SRAM芯片构成64KXl6位的存储器，试画出该存储器的组成逻辑 框图。
解：存储器容量为64KXl6位，其地址线为16位(A15~A0)，数据线也是16位(D15~D0)； SRAM芯片容量为16KX8位，其地址线为14位，数据线为8位。因此组成存储器时需字 位同时扩展，字扩展采用2：4译码器，以16K为一个模块，共4个模块。位扩展采用两片 串接：存储器的组成逻辑框图如图4.5所示。
图 4.5
7．己知某8位机的主存采用半导体存储器，地址码为18位，芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：
(1)若每个模块条为32KX8位，共需几个模块条? (2)每个模块内共有多少片RAM芯片?
(3)主存共需多少RAM芯片?CPU如何选择各模块条? 解：
若使用4K?4位RAM (1)由于主存地址码给定18位，所以最大存储空间为218?256K，主存的最大容量为
256KB。现每个模块条约存储容量为32KB，所以主存共需256KB／32KB=8块扳。
(2)每个模块条的存储容量为32KB，现使用4K?4位的RAM芯片拼成4K?8位(共8组)，用地址码的低12位(A0~A11)直接接到芯片地址输入端，然后用地址的高3位(A14~A12)通过3：8译码器输出分别接到8组芯片的选片端。共有8?2=16个RAM。 (3)根据前面所得，共需8个模块条，用A17A16A15通过3：8译码器来选择模块条，如图4.6所示。
8．用8K?8位的ROM芯片和8K?4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为0000H～5FFFH，ROM的地址为6000～9FFFH，画出此存储器组成结构图及与CPU的连接图。
解：RAM的地址范围展开为0000000000000000~0101111111111111，A12~A0从0000H
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～1FFFH，容量为：8K，高位地址A15A14A13，从000-010，所以RAM的容量为8K?3=24K。 RAM用8K?4的芯片组成，需8K?4的芯片6片。
ROM的末地址-首地址=9FFFH-6000H=3FFFH，所以ROM蛇容量为214=16K。ROM用8K?8的芯片组成，需8K?8的芯片2片。
图 4.6
RAM的地址范围展开为0110 0000 0000 0000~1001 1111 1111 1111，高位地址
A15A14A13从011~100。
存储器的组成结构图及与CPU的连接如图4.7所示。
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图4.7
9．存储器分布图如下面所示（按字节编址），现有芯片ROM 4K?8和RAM 8K?4，设计此存储器系统，将RAM和ROM用CPU连接。
RAM1 0000H
1FFFH
RAM2 2000H
3FFFH
空 4000H
5FFFH
ROM 6000H
7FFFH
解：RAM1区域是8K?8，需2片8K?4的芯片；RAM2区域也是8K?8，需2片8K?4的芯片；ROM区域是8K?8，需2片4K?8的芯片。地址分析如下： 000 0 0000 0000 0000 RAM1
000 1 1111 1111 1111 001 0 0000 0000 0000 RAM2
001 1 1111 1111 1111 011 0 0000 0000 0000 ROM
011 1 1111 1111 1111 （1）方法一
以内部地址多的为主，地址译码方案为：用A14A13作译码器输入，则Y0选RAM1，Y1选RAM2，Y3选ROM，当A12?0时选ROM1，当A12?1时选ROM2，扩展图与连接图如图4.8所示。
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图4.8
（2）方法二
以内部地址少的为主，地址译码方案为：用A14A13A12作译码器输入，则Y0和Y1选RAM1，
Y2和Y3选RAM2，Y6选ROM1，Y7选ROM2，扩展图和连接图如图4.9所示。
图 4.9
10．用8K?8的RAM芯片和2K?8的ROM芯片设计一个10K?8的存储器，ROM和RAM的容量分别为2K和8K，ROM的首地址为0000H，RAM的末地址为3FFFH。
(1)ROM存储器区域和RAM存储器区域的地址范围分别为多少? (2)画出存储器控制图及与CPU的连接图。 解：
（1）ROM的首地址为0000H，ROM的总容量为2K?8， RAM的末地址为3FFFH，RAM的总容量为8K?8，所以 地址为：2000H。
（2）设计方案
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计算机组成原理——习题与解析 第四章 存储器系统 邵桂芳
ROM的地址范围为 000 000 0000 0000 000 111 1111 1111 RAM的地址范围为 100 000 0000 0000 111 111 1111 1111 （3）方法一
以内部地址多的为主，地址译码方案为：用A13来选择，当A13=1时选RAM，当
A13A12A11=000时选ROM，如图4.10所示。
图 4.10
（4）方法二
以内部地址少的为主，地址译码方案为：用A13A12A11作译码器输入，则Y0选ROM，Y4、
Y5、Y6、Y7均选RAM，如图4.11所示。
图4.11 11．某机字长8位，试用如下所给芯片设计一个存储器，容量为10KW，其中RAM为高8KW，ROM为低2KW，最低地址为0（RAM芯片类型有为：4K?8，ROM芯片有：2K?4）。
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①地址线、数据线各为多少根?
②RAM和ROM的地址范围分别为多少? ③每种芯片各需要多少片。
④画出存储器结构图及与CPU连接的示意图。 解：
①地址线为14根，数据线为8根。
②ROM的地址范围为0000H~07FFH、RAM的地址范围为0800H~27FFH。 ③RAM芯片共2片，ROM芯片共2片。
④存储器结构图及与CPU连接的示意图如图4.12所示。
图4.12
12．用8K?8位的ROM芯片和8K?4位的RAM芯片组成存储器，按字节编址，其中RAM的地址为2000H~7FFFH，ROM的地址为9000H~BFFFH，画出此存储器组成结构图及与CPU的连接图。
解：RAM的地址范围展开为001 0000000000000~011 11111111111，A12~A0从0000H~1FFFH，容量为8K，高位地址A15A14A13从001~011，所以RAM的容量为8K?3=24K。RAM用8K?4的芯片组成，需8K?4的芯片共6片。
ROM的地址范围展开为1001 000000000000~1011 111111111111，A11~A0从
000H~FFFH，容量为4K，高位地址A15A14A13A12从1001~1011，所以ROM的容量为4K?3=12K。ROM用4K?8的芯片组成，需4K?8的芯片3片。
地址分析如下： 001 0 0000 0000 0000 RAM
011 1 1111 1111 1111 1001 0000 0000 0000 ROM
1011 1111 1111 1111 地址译码方案：用A15A14A13A12作译码器输入，则Y2和Y3选RAM1，Y4和Y5选RAM2，
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Y6和Y7选RAM3，Y9选ROM1，Y11选ROM3。存储器的组成结构图及与CPU的连接图如
图4.13所示。
13．CPU的地址总线16根（A15~A0，A0是低位），双向数据总线8根（D7~D0），控制总线中与主存有关的信号有MREQ（允许访存，低电平有效），R/W（高电平读命令，低电平写命令）。主存地址空间分配如下：0~8191为系统程序区，由EPROM芯片组成，从8192~32767为用户程序区，最后（最大地址）2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下芯片：
EPROM 8K?8位(控制端仅有CS)
SRAM 16K?8位，2K?8位，4K?8位，8K?8位
请从上述芯片中选择芯片来设计该计算机的主存储器，画出主存逻辑框图，注意画选片逻辑（可选用门电路及译码器）。
解： 0 8K（EPROM） (8191-0+1)/1024=8，所以EPROM的容量为8K?8
8191 十六进制地址范围为0000H~1FFFH
8192
24K（SRAM1） 32767 (32767-8192+1)/1024=24，所以SRAM1的容量为24K?8
十六进制地址范围为2000H-7FFFH 32768
63487 30K（空） (63487-32768+1)/1024=30，所以空容量为30K?8
63488 (65535-63488+1)／1024=2，所以SRAM2的容量为2K?8
65535
2K（SRAM2） 十六进制地址范围为F800H-FFFFH
根据以上分析设计如下：EPROM 8K?8芯片1片
SRAM 8K?8位芯片3片，2K?8位芯片1片，3：8译码器1片
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地址分析如下：
000 00000 0000 0000 000 11111 1111 1111 001 00000 0000 0000 011 11111 1111 1111 11111 000 0000 0000 11111 111 1111 1111
EPROM SRAM1 SRAM2
地址译码方案：用A15A14A13作译码器输入，则Y0选EPROM，Y1、Y2、Y3选SRAM1，Y7选
SRAM2，但A12A11=11。存储器的组成结构图及与CPU的连接图如图4.14所示。 14．要求用128K?16位的SRAM芯片设计512K?16位的存储器，用64K?16位的EPROM芯片组成128K?16位的只读存储器。试问： （1）数据寄存器多少位？ （2）地址寄存器多少位？ （3）两种芯片各需多少位？
（4）EPROM的地址从00000H开始，RAM的地址从60000H开始，画出此存储器组成框图。
图4.14
解：
（1）存储器的总容量为512K?16位（SRAM）+128K?16位（EPROM）=640K?16位。数据寄存器16位。
（2）因为2=1024K>640K，所以地址寄存器20位。
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（3）所需SRAM芯片数为（512K?2B）/（128K?2B）=4（片），所需EPROM芯片数为（128K?2B）/（64K?2B）=2（片）。
（4）EPROM的地址从00000H开始，末地址1FFFFH；SRAM的地址从60000H开始，末地址为DFFFFH。SRAM的芯片为128K?2B，内部地址线17根；EPROM的芯片为64K?2B，内部地址线16根。地址展开如下： 0000 0000 0000 0000 0000 EPROM 0001 1111 1111 1111 1111 0110 0000 0000 0000 0000 SRAM
1101 1111 1111 1111 1111 以内部地址多的为主，存储器组成结构框图如图4.15所示。
15．某机访问空间64KB，I/O空间与主存统一编址，I/O空间占用2K，范围为FC00H~FFFFH。现用8KB?8和2KB?8两种静态RAM芯片构成主存储器，RD、WR分别为系统
提供的读写信号线，IO/M为高是I/O操作，为低是内存操作。请画出该存储器逻辑图，并标明每块芯片的地址范围。 解：存储器逻辑图如图4.16所示。
图4.16
RAM（1）芯片的地址范围是 0000H~1FFFH； RAM（2）芯片的地址范围是 2000H~3FFFH； RAM（3）芯片的地址范围是 4000H~5FFFH；
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RAM（4）芯片的地址范围是 6000H~7FFFH； RAM（5）芯片的地址范围是 8000H~9FFFH； RAM（6）芯片的地址范围是 A000H~BFFFH； RAM（7）芯片的地址范围是 C000H~DFFFH； RAM（8）芯片的地址范围是 E000H~E3FFH； RAM（9）芯片的地址范围是 E400H~E7FFH； RAM（10）芯片的地址范围是 E800H~EBFFH； RAM（11）芯片的地址范围是 EC00H~EFFFH； RAM（12）芯片的地址范围是 F000H~F3FFH； RAM（13）芯片的地址范围是 F400H~F7FFH； RAM（14）芯片的地址范围是 F800H~FBFFH； I/O空间的地址范围是 FC00H~FFFFH
16．用2K?8的芯片设计一个8K?l6的存储器：当B=0时访问16位数；当B=1时访问8位数。
解：由于要求存储器能按字节访问，即8K?l6=16K?8=214?8，所以地址线需14根，数据线为16根。
先设计一个模块将2K?8扩展成2K?l6，内部地址为A11~A1。设计方案如下：
地址分析如下：
B A11A10A9A8A7A6A5A4A3A2A1A0
0 0 0 0 0 0 0 0 0 0 0 0 0 访问0号单元的16位数
访问偶存储体的0号单元的8位数 1 0 0 0 0 0 0 0 0 0 0 0 0
不访问(即16位数的地址必须为偶数)
0 0 0 0 0 0 0 0 0 0 0 0 1
访问奇存储体的l号单元的8位数
1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 0 0 0 1 0 访问2号单元的16位数
访问偶存储体的2号单元的8位数 1 0 0 0 0 0 0 0 0 0 0 1 0
不访问(即16位数的地址必须为偶数)
0 0 0 0 0 0 0 0 0 0 0 1 1
访问奇存储体3号单元的8位数
1 0 0 0 0 0 0 0 0 0 0 1 1
8K?l6的存储器需要四个模块，因此需用2：4译码器，译码器的输出一般是低电平有效，设经反相后的输出分别为Y3、Y2、Y1、Y0，则CS1、CS2、CS3、
CS1、CS4、CS5、CS6、CS7、CS8的表达式分别为： CS1?A0Y0 CS3?A0Y1 CS5?A0Y2 CS7?A0Y3
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CS2?(A0?B)Y0 CS4?(A0?B)Y1 CS6?(A0?B)Y2 CS8?(A0?B)Y3
存储器结构图及与CPU连接的示意图如图4.17所示。
图 4.17
17．用2K?8的芯片设计一个8K?32的存储器；当B1B0?00时访问32位数；当B1B0?01时访问16位数；当B1B0?10时访问8位数。
解：由于要求存储器能按字节访问，即8K?32=32K?8=2?8，所以地址线需15根，数据线需要32根。
先设计一个模块将2K?8扩展成2K?32，内部地址为A12~A2，扩展图如下：
15
设计方案如下： 说明 访问32位 不访问 不访问 不访问 访问16位 B1B0A1A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 CS1CS2CS3CS4 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 第 20 页 共 26 页
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0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 由此真值表可得： 0 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 不访问 访问16位 不访问 访问存储体1 访问存储体2 访问存储体3 访问存储体4 CS1?A1A0(B1?B0) CS2?B1A1A0?B1B0A1A0
CS3?B1B0A1A0?B1B0A1A0?B1B0A1A0 CS4?B1B0A1A0?B1B0A1A0?B1B0A1A0
8K?32的存储器需要四个模块，因此需要2：4译码器。译码器的输出一般是低电平有效，设经反相后的输出分别为Y3、Y2、Y1、Y0，则CS1、CS2、CS3、CS1、
CS4、CS5、CS6、CS7、CS8、CS9、CS10、CS11、CS12、CS13、CS14、CS15、CS16的表达式分别为： CS1?A1A0(B1?B0)Y0 CS2?(B1A1A0?B1B0A1A0)Y0
CS3?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y0 CS4?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y0 CS5?A1A0(B1?B0)Y1 CS6?(B1A1A0?B1B0A1A0)Y1
CS7?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y1 CS8?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y1 CS9?A1A0(B1?B0)Y2 CS10?(B1A1A0?B1B0A1A0)Y2
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CS11?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y2 CS12?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y2 CS13?A1A0(B1?B0)Y3 CS14?(B1A1A0?B1B0A1A0)Y3
CS15?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y3 CS16?(B1B0A1A0?B1B0A1A0?B1B0A1A0)Y3
存储器的结构图及与CPU的连接图如图4.18所示。
图 4.18
18．用16K?l位的DRAM芯片(由128?128矩阵存储元构成)构成64K?8位的存储器，要求：
（1）画出该寄存器组成的逻辑框图。
（2）设存储器读／写周期均为0.51?s，CPU在1?s内至少要访存一次。试问采用
哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍，所需实际刷新时间是多少? 解：
（1）根据题意，存储器总容量为64KB，故地址线共需16位。现使用16K?l位的动态RAM，共需32片。芯片本身地址线占14位，其组成逻辑框图如图4.19所示，其中使用一片2：4译码器。
（2）根据已知条件，CPU在1?s内至少需要访存一次，采用异步刷新比较合理。对动态MOS存储器来讲，两次刷新的最大时间间隔是2?s。RAM芯片读/写周期为0.5?s，
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由于16K?1位的RAM芯片由128?128矩阵存储单元构成，刷新时只对128
进行异步方式刷新，故刷新间隔为2ms/128=15.6?s，可刷新信号周期15?s。
图4.19
19．有一个16KXl6的存储器，用1K?4位的DRAM芯片(内部结构为64?16，引脚同SRAM)构成，问：
（1）总共需要多少DRAM芯片?
（2）采用异步刷新方式，如单元刷新间隔不超过2ms，则刷新信号周期是多少? （3）如采用集中刷新方式，存储器刷新一遍最少用多少读／写周期?死时间率是多 少?
解：
（1）芯片1K?4位，片内地址线10位(A9~A0)，数据线4位，芯片总数为16K?16／(1K?4)=64片。
（2）采用异步刷新方式，在2ms时间内分散地把芯片64行刷新—遍，故刷新信
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号的时间间隔为2ms／64=31.258s，即可取刷新信号周期为30μs。
（3）如采用集中刷新方式，假定T为读／写周期，如16组同时进行刷新，则所需刷新时间为64T。设T单位为0.1μs，2ms=2000μs，则死时间率=64T/2000?100％=0.32％。
20．用双极型存储器1K?4的芯片和TTL驱动器组成容量为8K?32位的高速缓冲器Cache，设TTL门电路只能带8个负载端，分别计算地址线、读写线、芯片选择线所需要的驱动门数量，画出驱动示意图。 解：用双极型存储器1K?4的芯片组成容量为8K?32位的高速缓冲存储器Cache，需要8?8=64片芯片。
每—根Ai要连64片1K?4的芯片，需增加驱动器。由于TTL门电路只能带8个负载端，64／8=8，一根Ai的驱动示意图如图4.20所示。一根Ai需8个驱动器，内部地址线为10根，共需80个驱动门。
每个Ai输出端连3个存储器芯片，共可连8?8=64个芯片
每一根WE也要连64片1K?4的芯片，其驱动门数也为8个，驱动示意图同图4.20。 每一根CSi要连4片1K?4的芯片，不需驱动。
21．用MOS型DRAM 4K?1的芯片和TTL驱动器组成容量为64K?24位的存储器，假定
A0~A5、Din、CS端的输入电容均为4pF，RAS、CAS、WE端的输入电容均为8pF，
TTL门电路的负载能力为33pF，但TTL门电路能带8个相同的TTL门。 （1）计算需要多少片4K?l的芯片?
（2）分别计算驱动Ai、RAS、CAS、WE和Din所需要的驱动门数量。 解：用4K?l的芯片组成容量为64K?24位的存储器，需要16?24=384片芯片。 每一根Ai要连16?24=384片4K?l的芯片，需增加驱动器。由于TTL门电路负载能力为33pF，Ai端的输入电容为4pF，所以只能带8个负载端，需增加的驱动器数量计算如下： (16?24)/8=48；48/8=6。一根Ai的驱动示意图如图4.21所示，共需48+6=54个驱器门。
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图4.21
每一根WE也要连384片4K?l的芯片，WE端的输入电容为8pF，由于TTL门电路负载能力为33pF，所以只能带4个负载端，384/4=96，96/8=12，12/8=1.5，驱动示意图如图4.22所示，共需96+12+2=110个驱动门。
每一根CAS也要连16?24片4K?1的芯片，其驱动门数也是110，驱动示意图同上。
图4.22
每一根RAS要连24片4K?l的芯片，RAS端的输入电容也为8pF，由于TTL门电路负载能力为33pF，所以也只能带4个负载端。驱动示意图如图4.23所示，共需3个驱动门。
每一根Din要连64/4=16片4K?l的芯片，Din端的输入电容为4pF，由于TTL门电路负载能力为33pF，所以能带8个负载端，16/8=2。驱动示意图如图4.24所示，共需2个驱动门。
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每个RAS输出端连8个存储器芯片，共可连8?3=24个芯片
图4.23
每个RAS输入端连8个存储器芯片，共可连8?2=16个芯片
图4.24
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