数字电路第七章答案 - 图文 下载本文

图7-48 0—7位可调延时器电路图

1 CLK CK OLMC 2 S1 (19) 19 D0 OLMC 3 S2 (18) 18 Q1 4 S3 17 OLMC (17) Q2 16 OLMC 5 Sin OLMC 6 (15) 15 Q4 (16) Q3 OLMC (14) 7 14 Q5 OLMC 13 Q6 (13) 8

12 OLMC Q7 (12) 9

11 OE

CE 图7-49 GAL16V8实现可调延时电路的阵列图 公式

D0=S1S2S3Sin+ S1S2S3Q1+ S1S2S3Q2+ S1S2S3Q3+ S1S2S3Q4+ S1S2S3Q5+ S1S2S3Q6+ S1S2S3Q7

分配管脚D0到19管脚、Q1到18管脚、Q2到17管脚、Q3到16管脚、Q4到15管脚、Q5到

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14管脚、Q6到13管脚、Q7到12管脚、CLK到1管脚、CE到11管脚、S1到2管脚、S2到3管脚、S3到4管脚、Sin到5管脚。

GAL16V8实现的可调延时电路编程后的阵列图如图7-49所示。 习题7-24 用一片GAL16V8构成2个四选一多路数据选择器。

解:显然输入是10位A10、A20、S10、S20、S30和S40,A11、A21、S11、S21、S31和S41,输出是2位D0和D1。

公式 D0=A10A20S10+ A10A20S20+ A10A20S30+ A10A20S40 D1=A11A21S11+ A11A21S21+ A11A21S31+ A11A21S41

分配管脚:输入是10位,而输出是两位,用GAL16V8可以分配。 阵列图从略。

习题7-25 用GAL16V8设计一个顺序控制器,该控制器状态图如图7-50所示。它有A、B、C三种状态,输入控制信号C和D决定状态之间的转换,输出是W、X 和Y。 解: 参照习题7-23和习题7-24。

习题7-26 Altera可编程逻辑器件EPM7128S由哪几个部分组成,简述其工作原理。

答:EPM7128S器件结构图是由8个相似的逻辑阵列块(Logic Array Block,LAB)、一个可编程内连矩阵(PIA)和多个输入/输出控制块(I/O

图7-50 顺序状态器控制图

Block)组成。每个LAB有16个宏单元(Macrocell)、2个独立的全局时钟和一个全局清除。来自直接输入引脚Input或任何一个I/O引脚的输入信号,既可有6~12条(根据芯片封装确定)进入LAB,又可以有6~12条进入可编程内连矩阵PIA。PIA在芯片的中央,相当于中转调度控制,它既可接收来自I/O控制块(6~12)、逻辑阵列块(16)和全局的时钟、清零和使能信号,又可将36个信号发送至LAB的宏单元中的与阵列,6 个使能信号发送到I/O控制块用以控制它的三态输出缓冲器。 (1)宏单元(Macrocell)

EPM7128S的每个逻辑阵列块LAB中有16个宏单元,宏单元在组态功能上与GAL的OLMC相似,能够单独地组态为时序逻辑或组合逻辑工作方式。宏单元由三个功能块组成:与逻辑阵列、乘积项选择矩阵和可编程寄存器。与逻辑阵列实现组合逻辑,为每个宏单元提供5个乘积项;乘积项选择矩阵将乘积项分配至或门、异或门实现组合逻辑函数。另外,这些乘积项还可作为宏单元中触发器的清除、置位、时钟和时钟使能控制输入。

每个宏单元有一个乘积项反相后反馈回与阵列,这个乘积项能够连到同一个LAB中任何其它乘积项上,称它为可共享乘积项。宏单元中的触发器可以编程为D、T、JK或RS触发器,以实现时序逻辑电路。若适当地编程寄存器旁路数据选择器,可将触发器断开,以实现组合逻辑电路。触发器的清除、置位、时钟和时钟使能控制可来自全局信号或乘积项信号。 (2)扩展乘积项

大多数的逻辑函数由5个乘积项之和就可实现,这样用一个宏单元即可。对于较为复杂

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的逻辑函数需要附加乘积项,那么用一个宏单元是不够的,若用另一个宏单元的输出,会增加系统的延时。EPM7128S结构中提供了共享和并联扩展乘积项,它可作为附加的乘积项直接送到该LAB的每个宏单元中。

a. 共享扩展乘积项

每个LAB最多有16个共享扩展乘积项。共享扩展乘积项就是由每个宏单元提供一个未投入使用的乘积项,并将它们反相后反馈到与阵列,便于集中使用。

b. 并联扩展乘积项

并联扩展乘积项是一些宏单元没有使用的乘积项,它可分配到邻近的宏单元去快速实现复杂的逻辑函数。并联扩展乘积项最多可达20个乘积项直接馈送到宏单元的或逻辑,其中5个乘积项是由宏单元本身提供的,15个并联扩展乘积项是由LAB中邻近宏单元提供。在一个LAB中有两组宏单元,每组有8个,顺序编号是1到8,并且具有两条借出或借用并联扩展项的链。

(3)可编程内连矩阵PIA

EPM7128S的专用输入引脚、I/O引脚和宏单元输出均可送到PIA,PIA可把这些信号送到各个LAB。

(4)I/O控制块

允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有引脚都有一个三态缓冲器,它的使能端可直接连在地(GND)、电源(Vcc)上,或6个全局使能信号中的一个。6个使能信号由下列信号驱动:两个输出使能信号、一个I/O引脚的集合或一个宏单元输出的集合,并且也可以是这些信号反相后的信号。当三态缓冲器的控制端接到GND时,其输出为高阻状态并且I/O引脚可作为专用输入引脚使用。当三态缓冲器控制端连到电源VCC上时输出被使能。每一个I/O引脚的输出缓冲器可以调整输出电压摆率,当电压摆率控制端编程后,设置成快的电压摆率,提供了较高的速度转换,这种设置仅用在系统中影响速度的关键输出端,且具有相应的抗噪声措施。当电压摆率控制端没有编程,则电压摆率设置在低噪声状态,这将减少噪声和地线上的毛刺。

习题7-27简述在系统编程芯片的特点,以及设计过程。 答: (1)可以脱离编程器进行编程; (2)减少不必要的物理损失;

(3)断电后,芯片内部信息不丢失。

将选定的在系统编程芯片插入系统,再将设计好的电路通过下载线送入芯片,电路就存在于芯片之中,系统按电路要求进行工作。

习题7-28 EPM7128S的输入/输出模块I/OB可构成哪些组态,试举两例并画出电路图。 答:(1)专用输入组态; (2)专用输出组态;

(3)专用输入/输出组态; (4)双向控制摆率工作方式等等 两例如图7-51所示。

来PIA 到PIA I/O I

到PIA (b)

(a)

图7-51 两例I/OB组态

(a)双向输入/输出方式; (b)直接输入方式。

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习题7-29 试述EPM7128S在那些方面优于GAL16V8。 答:(1)高集成密度。HDPLD芯片的规模已达上万个等效逻辑门,往往在一片或几片HDPLD内,可以实现功能相当复杂的数字系统,如在一个芯片内设置数据总线和地址总线。

(2)速度高、低功耗、抗噪声容限较大。EPM7128S最快速度的芯片一个引脚经过一个传输门到另一个引脚的延时约为2ns,构成计数器的工作频率大于178.6MHz。

(3)在系统编程能力。

(4)可测试性能力。大部分可编程逻辑芯片具有JTAG(Joint Test Action Group)边界扫描电路,使芯片具有良好的可测试能力,不但可以对芯片内部进行故障监测,而且还可以进行精确的故障定位。

(5)线或功能。EPM7128S为每一个I/O引脚提供了漏极开路操作,使芯片具有由其它芯片提供的系统级控制信号的能力,并且可以提供线或功能。

(6)异步时钟、异步清除功能。PAL和GAL中触发器的时钟信号是外部引脚统一供给,故只能实现同步时序电路,而HDPLD的触发器时钟信号既可由外部快速提供,也可通过编程,形成不同频率的时钟信号提供给触发器。因此既可同步工作,也可异步工作。

(7)乘积项共享功能。PAL和GAL乘积项最多不超过15个(GAL22V10),而EPM7128S具有并联扩展乘积项和共享扩展乘积项分配网络,允许向每个宏单元提供多达32个乘积项。

(8)输出缓冲器多种使能的能力。高密度可编程逻辑器件的三态输出使能控制比PAL、GAL丰富,可以由外部引脚使能、宏单元使能和I/O单元使能,使每个I/O引脚可以组成任何组态。

(9)很强的加密能力。HDPLD像GAL一样具有可编程的加密位,不同的是目前对加密的高密度可编程逻辑器件的解密技术还不成熟,因此,当前高密度可编程逻辑器件对电路系统的加密,全面保护专利设计,仍是一种理想的器件。

习题7-30 如何用EPM7128S的共享和并联扩展乘积项实现乘积项为19的逻辑函数,在编号为5的宏单元输出。

答:(1)根据题意得知函数的输入乘积项为19个,前面已讨论过每个宏单元输入到乘积选择矩阵的乘积项只有5个,所以至少用4个宏单元的乘积项。

(2)通过宏单元的借用通道,向编号较小的宏单元借用乘积项,宏单元5向宏单元4借用5个,向宏单元3借用5个,向宏单元2借用4个,借用的乘积项在并联逻辑扩展乘积项的作用下,进入宏单元5的或门,实现乘积项为19的逻辑函数。

习题7-31 FPGA在结构上有哪些特点?各组成部分的功能是什么?

答:FPGA的编程单元是基于静态存储器(SRAM)结构,从理论上讲,具有无限次重复编程的能力。

它主要由三个基本部分组成:(1)可配置逻辑模块CLB(Configurable Logic Block),(2)输入/输出模块I/OB(Input/Output Block),(3)可编程连线PI(Programmable Interconect)和由它组成的编程开关矩阵PSM(Programmable Switch Matrix)。

可配置逻辑模块CLB以方阵的形式布置在器件的中央,FPGA可以提供n×n个CLB,随着可编程逻辑器件的发展,其阵列规模也在增加。CLB本身包含多种逻辑功能部件,使它既能实现组合逻辑电路和时序逻辑电路,又可实现包括静态RAM的各种运算电路。输入/输出模块I/OB分布在芯片的四周,它是提供外部封装引脚和内部信息的接口电路,该接口电路通过设计编程可以分别组态为输入引脚、输出引脚和双向引脚,并且具有控制速率、降低功耗

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