C4 = A2A1B2B1
C3 = A2A1B2 + B2B1A2
C2 = A2A1B1 + B2B1A2 + A2A1B2 + B2B1A1 C1 = A1B1
乘积项8个，输出是四个，阵列规模是8×8+8×4。
在或阵列中，输出C1、C2、C3、C4根据简化的逻辑函数，然后在或阵列进行编程，得到图7-34所示的PLA与或阵列图。显然阵列规模比习题7-5要小一半。
B1
B1
B2 与 B 2 阵 A1 列 A1
A2
A 2
C1
或 C2
阵 C3 列 C4
图7-34 习题7-11PLA阵列逻辑图
习题7-12 用PLA及T1161设计一个“111101001000”序列发生器。 解：（1）T1161是一个同步预置十六进制的中规模芯片，若设计序列为“111101001000”序列发生器，首先要设想T1161为12进制，且要清零预置。设QW为输出端，采用置位端LD作为计数控制。真值表如表7-12所示，QW、LD卡诺图如图7-35所示。
表7-12 习题7-12真值表 QD QC QB QA 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 QW 1 1 1 1 0 1 0 0 1 0 0 0 LD 1 1 1 1 1 1 1 1 1 1 1 0 QDQC
01 11 10 QBQA 00 QDQC
01 11 10 QBQA 00 00 1 0 Φ 1 01 1 1 Φ 0 11 1 0 Φ 0 10 1 0 Φ 0
00 1 1 Φ 1 01 1 1 Φ 1 11 1 1 Φ 0 10 1 1 Φ 1 图7-35 QW、LD卡诺图
由QW卡诺图可得：QW = QDQC + QDQBQA+ QCQBQA 由LD卡诺图可得：LD = QD + QB + QA
（2）T1161和PLA阵列图如图7-36所示。
习题7-13 用PLA及若干个D触发器构成可变模计数器（模数从2～16）。
解：可变模值的输入端为D、C、B、A，D为最高位。采用比较的方法，当计数值与可
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变模值相等时，对触发器清零，重新开始计数。因此可得如图7-37所示的阵列图，其中W4、 W3、W2、W1对应QA、QB、QC、QD作为输出。
CLK C0 R QD D 与阵列 QC C QB B
A QA EP ET QW 或阵列 LD T1161 LD
图7-36 习题7-12序列信号发生器阵列图 A 预B 置C 端 D 与 阵 列 1 LD QCC P CT74163 T CP R A QA B QB C QC D QD W1 或 W2
阵 W3
列 W4
图7-37 习题7-13可变模计数器阵列图
习题7-14 试分析图7-38所示PLA阵列图。 （1）列出时序PLA的状态转换表和状态转换图； （2）画出时序图（初态全为0）； （3）简述PLA电路的逻辑功能。
解：图7-38所示的阵列图是一个PLA阵列加JK触发器的时序电路，分析此类习题应先
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列出状态转换表和状态转换图，然后根据表和图的结果得到电路的逻辑功能。
（1） 图得J1 = Q2+Q3 ， K1 = 1 ，
J2 = Q1 ， K2 = Q1+Q3 ，
J3 = Q1Q2 ， K3 = Q2。 所以得状态转换表如表7-13所示。
图7-38 习题7-14阵列图
表7-13 习题7-14状态转换表 Q3 Q2 Q1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 nnnQ3n+1 Q2 Q1 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 0 0 0 0 0 0 n+1 n+1J1 K1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 J2 K2 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 J3 K3 0 0 0 0 0 1 1 1 0 0 0 0 0 1 1 1 状态转换图如图7-39所示。
000
111
001 010 011
101 100 110
图7-39 习题7-14状态转换图
（2）时序图如图7-40所示。
CL
Q1
Q2 Q3
图7-40 习题7-14波形图
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（3）此电路为自启动的七进制计数器。
习题7-15 试用PLA及D触发器设计4位扭环形计数器。 解：（1）扭循环状态表如表7-14所示。
（2）DA、DB、DC、DD卡诺图如图7-41所示。 （3）阵列图如图7-42所示。
表7-14 习题7-15真值表 QA QB QC QD 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 DA DB DC DD 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 0 0 0
QDQC
01 11 10 QBQA 00 00 1 Φ 0 0 01 1 Φ Φ Φ 11 1 1 0 Φ 10 Φ Φ 0 Φ
DA= QD
QDQC
01 11 10 QBQA 00
QDQC
QQ 00 01 11 10 BAQDQC
01 11 10 QBQA 00 00 0 Φ 0 0 01 1 Φ Φ Φ 11 1 1 1 Φ 10 Φ Φ 0 Φ
DB= QA
00 0 Φ 0 0 01 0 Φ Φ Φ 11 1 1 1 Φ 10 Φ Φ 1 Φ DC= QB
00 0 Φ 1 0 01 0 Φ Φ Φ 11 0 1 1 Φ 10 Φ Φ 1 Φ
DD= QC
图7-41 习题7-15 DA、DB、DC、DD卡诺图
D QA CK QA D QB CK QB D QC CK QC D QD CK QD × clk × 与
× 阵 列
clk × × × × × 或阵列
图7-42 习题7-15扭环形阵列图
习题7-16 简述PAL的基本结构及命名方法。
答：PAL器件的输入、输出结构以及输入、输出的数目是由集成电路制造商根据实际需
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